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公開番号2024132118
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023042789
出願日2023-03-17
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類G11C 16/10 20060101AFI20240920BHJP(情報記憶)
要約【課題】信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、複数のメモリブロックと、第1配線と、制御回路とを備える。複数のメモリブロックは、第1及び第2メモリセルと、第1及び第2ワード線とを備える。制御回路は、第1書込動作、第2書込動作及び消去動作を実行可能に構成される。第1書込動作は、第1ワード線に第1プログラム電圧を、第2ワード線に書込パス電圧を供給する、第1書込動作の開始後に最初に実行される第1プログラム動作を含む。第2書込動作は、第1ワード線に第1プログラム電圧よりも大きい第2プログラム電圧を、第2ワード線に書込パス電圧を供給する、第2書込動作の開始後に最初に実行される第2プログラム動作を含む。消去動作は、消去電圧供給動作と、消去ベリファイ動作とを含む。制御回路は、消去ベリファイ動作の結果を示す値に応じて、第1又は第2書込動作を実行する。
【選択図】図12
特許請求の範囲【請求項１】
基板と、
前記基板の表面と交差する第１方向に前記基板と並び、前記第１方向と交差する第２方向に並ぶ複数のメモリブロックと、
前記複数のメモリブロックに対して、前記第１方向の一方側に設けられた第１配線と、
前記複数のメモリブロック及び前記第１配線に電気的に接続された制御回路と
を備え、
前記複数のメモリブロックは、それぞれ、
前記第１配線に電気的に直列に接続された第１メモリセル及び第２メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
前記第２メモリセルに電気的に接続された第２ワード線と
を備え、
前記制御回路は、第１書込動作、第２書込動作及び消去動作を実行可能に構成され、
前記第１書込動作は、前記第１ワード線に対して第１プログラム電圧を供給し、前記第２ワード線に対して前記第１プログラム電圧よりも小さい書込パス電圧を供給する、前記第１書込動作の開始後に最初に実行される第１プログラム動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１プログラム電圧よりも大きい第２プログラム電圧を供給し、前記第２ワード線に対して前記書込パス電圧を供給する、前記第２書込動作の開始後に最初に実行される第２プログラム動作を含み、
前記消去動作は、
前記第１配線に対して消去電圧を供給する消去電圧供給動作と、
前記消去電圧供給動作の実行後、前記第１ワード線に対して前記書込パス電圧よりも小さい消去ベリファイ電圧を供給する消去ベリファイ動作と
を含み、
前記制御回路は、前記消去ベリファイ動作の結果を示す値に応じて、前記第１書込動作又は前記第２書込動作を実行する
半導体記憶装置。
続きを表示（約 2,800 文字）【請求項２】
前記制御回路は、第１記憶領域を含み、
前記消去ベリファイ動作の結果を示す値は、前記第１記憶領域に保持される
請求項１記載の半導体記憶装置。
【請求項３】
前記第１書込動作は、前記第１ワード線に対して第１ベリファイ電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給する、前記第１プログラム動作より後に実行される第１ベリファイ動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１ベリファイ電圧よりも大きい第２ベリファイ電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給する、前記第２プログラム動作より後に実行される第２ベリファイ動作を含む
請求項１記載の半導体記憶装置。
【請求項４】
前記制御回路は、第１読出動作及び第２読出動作を実行可能に構成され、
前記第１読出動作は、前記第１ワード線に対して第１読出電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給し、
前記第２読出動作は、前記第１ワード線に対して前記第１読出電圧よりも大きい第２読出電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給し、
前記制御回路は、
前記第１書込動作が実行された前記メモリブロックに対しては前記第１読出動作を実行し、
前記第２書込動作が実行された前記メモリブロックに対しては前記第２読出動作を実行する
請求項１記載の半導体記憶装置。
【請求項５】
前記第１記憶領域は第１領域及び第２領域を含み、
前記消去動作においては、
前記複数のメモリブロックのうち１つである第１メモリブロックに対する、前記消去ベリファイ動作の結果を示す値を、前記第１領域に保持させ、
前記複数のメモリブロックのうち１つである第２メモリブロックに対する、前記消去ベリファイ動作の結果を示す値を、前記第２領域に保持させ、
前記制御回路は、前記第１領域の前記消去ベリファイ動作の結果を示す値に応じて、前記第１メモリブロックに対して、前記第１書込動作又は前記第２書込動作を実行し、
前記制御回路は、前記第２領域の前記消去ベリファイ動作の結果を示す値に応じて、前記第２メモリブロックに対して、前記第１書込動作又は前記第２書込動作を実行する
請求項２記載の半導体記憶装置。
【請求項６】
前記メモリブロックは、
前記第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層に対向する半導体部と、
前記複数の導電層と、前記半導体部と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の導電層のうちの他の一つは、前記第２ワード線として機能する
請求項１記載の半導体記憶装置。
【請求項７】
基板と、
前記基板の表面と交差する第１方向に前記基板と並び、前記第１方向と交差する第２方向に並ぶ複数のメモリブロックと、
前記複数のメモリブロックに対して、前記第１方向の一方側に設けられた第１配線と、
前記複数のメモリブロック及び前記第１配線に電気的に接続された制御回路と
を備え、
前記複数のメモリブロックは、それぞれ、
前記第１配線に電気的に直列に接続された第１メモリセル及び第２メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
前記第２メモリセルに電気的に接続された第２ワード線と、
を備え、
前記制御回路は、第１書込動作、第２書込動作及びプリリード動作を実行可能に構成され、
前記第１書込動作は、前記第１ワード線に対して第１プログラム電圧を供給し、前記第２ワード線に対して前記第１プログラム電圧よりも小さい書込パス電圧を供給する、前記第１書込動作の開始後に最初に実行される第１プログラム動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１プログラム電圧よりも大きい第２プログラム電圧を供給し、前記第２ワード線に対して前記書込パス電圧を供給する、前記第２書込動作の開始後に最初に実行される第２プログラム動作を含み、
前記プリリード動作は、
前記第１書込動作の前及び前記第２書込動作の前に実行され、
前記第１ワード線に対して前記書込パス電圧よりも小さい第１電圧を供給し、
前記制御回路は、前記プリリード動作の結果を示す値に応じて、前記第１書込動作又は前記第２書込動作を実行する
半導体記憶装置。
【請求項８】
前記第１書込動作は、前記第１ワード線に対して第１ベリファイ電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給する、前記第１プログラム動作より後に実行される第１ベリファイ動作を含み、
前記第２書込動作は、前記第１ワード線に対して前記第１ベリファイ電圧よりも大きい第２ベリファイ電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給する、前記第２プログラム動作より後に実行される第２ベリファイ動作を含む
請求項７記載の半導体記憶装置。
【請求項９】
前記制御回路は、第１読出動作及び第２読出動作を実行可能に構成され、
前記第１読出動作は、前記第１ワード線に対して第１読出電圧を供給し、前記第２ワード線に対して前記書込パス電圧よりも小さい読出パス電圧を供給し、
前記第２読出動作は、前記第１ワード線に対して前記第１読出電圧よりも大きい第２読出電圧を供給し、前記第２ワード線に対して前記読出パス電圧を供給し、
前記制御回路は、
前記第１書込動作が実行された前記メモリブロックに対しては前記第１読出動作を実行し、
前記第２書込動作が実行された前記メモリブロックに対しては前記第２読出動作を実行する
請求項７記載の半導体記憶装置。
【請求項１０】
前記メモリブロックは、
前記第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層に対向する半導体部と、
前記複数の導電層と、前記半導体部と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の導電層のうちの他の一つは、前記第２ワード線として機能する
請求項７記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
基板と、基板と並ぶ複数のメモリブロックと、複数のメモリブロックに電気的に接続された制御回路と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－９５１１号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性の高い半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に基板と並び、第１方向と交差する第２方向に並ぶ複数のメモリブロックと、複数のメモリブロックに対して、第１方向の一方側に設けられた第１配線と、複数のメモリブロック及び第１配線に電気的に接続された制御回路とを備える。複数のメモリブロックは、それぞれ、第１配線に電気的に直列に接続された第１メモリセル及び第２メモリセルと、第１メモリセルに電気的に接続された第１ワード線と、第２メモリセルに電気的に接続された第２ワード線とを備える。制御回路は、第１書込動作、第２書込動作及び消去動作を実行可能に構成される。第１書込動作は、第１ワード線に対して第１プログラム電圧を供給し、第２ワード線に対して第１プログラム電圧よりも小さい書込パス電圧を供給する、第１書込動作の開始後に最初に実行される第１プログラム動作を含む。第２書込動作は、第１ワード線に対して第１プログラム電圧よりも大きい第２プログラム電圧を供給し、第２ワード線に対して書込パス電圧を供給する、第２書込動作の開始後に最初に実行される第２プログラム動作を含む。消去動作は、第１配線に対して消去電圧を供給する消去電圧供給動作と、消去電圧供給動作の実行後、第１ワード線に対して書込パス電圧よりも小さい消去ベリファイ電圧を供給する消去ベリファイ動作とを含む。制御回路は、消去ベリファイ動作の結果を示す値に応じて、第１書込動作又は第２書込動作を実行する。
【図面の簡単な説明】
【０００６】
メモリシステム１０の構成を示す模式的なブロック図である。
メモリダイＭＤの構成を示す模式的なブロック図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリダイＭＤの一部の構成を示す模式的な斜視図である。
図４の一部の構成を示す模式的な拡大図である。
１ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
消去フローについて説明するためのフローチャートである。
消去動作について説明するためのフローチャートである。
消去動作について説明するためのタイミングチャートである。
消去動作について説明するための模式的な断面図である。
消去ベリファイ動作について説明するための模式的な断面図である。
書込フロー（１）について説明するためのフローチャートである。
書込動作について説明するためのフローチャートである。
ループ回数ｎ
Ｗ
とプログラム電圧Ｖ
ＰＧＭ１
との関係を説明するための図である。
第１プログラム動作を含む書込動作について説明するためのタイミングチャートである。
プログラム動作について説明するための模式的な断面図である。
ベリファイ動作について説明するための模式的な断面図である。
ループ回数ｎ
Ｗ
とプログラム電圧Ｖ
ＰＧＭ２
との関係を説明するための図である。
第２プログラム動作を含む書込動作について説明するためのタイミングチャートである。
読出フロー（１）について説明するためのフローチャートである。
読出動作について説明するためのタイミングチャートである。
読出動作について説明するための模式的な断面図である。
比較例に係る半導体記憶装置について説明するための模式的なヒストグラムである。
第１実施形態に係る半導体記憶装置の効果について説明するための模式的なヒストグラムである。
第１実施形態の変形例１について説明するためのフローチャートである。
第１実施形態の変形例１について説明するためのタイミングチャートである。
第１実施形態の変形例２について説明するためのフローチャートである。
第１実施形態の変形例３について説明するためのフローチャートである。
第１実施形態の変形例３について説明するためのタイミングチャートである。
第２実施形態について説明するためのフローチャートである。
第３実施形態について説明するためのフローチャートである。
第４実施形態について説明するための模式的なヒストグラム及び表である。
第４実施形態について説明するためのタイミングチャートである。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
【００１０】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
（【００１１】以降は省略されています）

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