特許ウォッチ

公開番号2024135941
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023046859
出願日2023-03-23
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類G11C 7/10 20060101AFI20240927BHJP(情報記憶)
要約【課題】好適に動作可能なメモリシステムを提供する。
【解決手段】第1半導体記憶装置及び第2半導体記憶装置を含む複数の半導体記憶装置を備える。各半導体記憶装置は、メモリセルアレイと、第1信号が入力される第1パッドと、第2信号が入力される第2パッドと、前記第2パッドに接続された第1入力回路と、を備える。第1モードにおいては、データを、前記第1パッドを介して出力し、コマンドセットを、前記第1パッドを介して入力する。第2モードにおいては、データを、前記第1パッドを介して出力すると同時に、前記コマンドセットを、前記第2パッドを介して入力する。前記第1半導体記憶装置は、前記第2モードにおいて、第1コマンドセットと、これに続く第2コマンドセットとを、前記第1入力回路を介して入力する。前記第2半導体記憶装置は、前記第2モードにおいて、前記第1コマンドセットの入力後、前記第2コマンドセットの入力の前に、前記入力回路を非アクティブ状態にする。
【選択図】図11
特許請求の範囲【請求項１】
第１半導体記憶装置及び第２半導体記憶装置を含む複数の半導体記憶装置、
を備え、
前記各半導体記憶装置は、
メモリセルアレイと、
第１信号が入力される第１パッドと、
第２信号が入力される第２パッドと、
前記第２パッドに接続された第１入力回路と、
を備え、
第１モードにおいては、データを、前記第１パッドを介して出力し、コマンドセットを、前記第１パッドを介して入力し、
第２モードにおいては、データを、前記第１パッドを介して出力すると同時に、前記コマンドセットを、前記第２パッドを介して入力し、
前記第１半導体記憶装置は、前記第２モードにおいて、第１コマンドセットと、これに続く第２コマンドセットとを、前記第１入力回路を介して入力し、
前記第２半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットの入力後、前記第２コマンドセットの入力の前に、前記入力回路を非アクティブ状態にする
メモリシステム。
続きを表示（約 1,300 文字）【請求項２】
前記第１コマンドセットは、前記複数の半導体記憶装置のうち、前記第２コマンドセットにより動作する半導体記憶装置が、前記第１半導体記憶装置であることを示すコマンドセットである
請求項１記載のメモリシステム。
【請求項３】
第３信号が入力される第３パッドと、
第４信号が入力される第４パッドと、
前記第３パッドに接続された第２入力回路と、
前記第４パッドに接続された第３入力回路と、
を備え、
前記第２モードにおいては、データを、前記第１パッドを介して出力すると同時に、前記コマンドセットを、前記第４パッドに入力される前記第４信号に従って前記第２パッド及び前記第３パッドを介して入力し、
前記第１半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットと、これに続く前記第２コマンドセットとを、前記第１入力回路及び前記第２入力回路を介して入力し、前記第４信号を、前記第３入力回路を介して入力し、
前記第２半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットの入力後、前記第２コマンドセットの入力の前に、前記第１入力回路、前記第２入力回路及び前記第３入力回路を非アクティブ状態にする
請求項１記載のメモリシステム。
【請求項４】
第５信号が入力される第５パッド（／ＣＥ）を備え、
前記第２半導体記憶装置は、前記第５パッドから入力される第５信号に基づいて、前記非アクティブ状態の前記第１入力回路、前記第２入力回路及び前記第３入力回路を、アクティブ状態にする
請求項３記載のメモリシステム。
【請求項５】
前記第２パッドに接続された第４入力回路と、
前記第３パッドに接続された第５入力回路と、
前記第４パッドに接続された第６入力回路と、
を備え、
前記第４入力回路、前記第５入力回路及び前記第６入力回路は、前記第１モードにおいて使用され、
前記第１入力回路、前記第２入力回路及び前記第３入力回路は、前記第２モードにおいて使用される
請求項３記載のメモリシステム。
【請求項６】
前記第１半導体記憶装置は、前記第１モードにおいて、第３コマンドセットと、これに続く前記第４コマンドセットとを、前記第１パッドを介して入力し、前記第２信号、前記第３信号及び前記第４信号を、前記第４入力回路、第５入力回路及び前記第６入力回路をそれぞれ介して入力し、
前記第２半導体記憶装置は、前記第１モードにおいて、前記第４コマンドセットの入力後、前記第５コマンドセットの入力の前に、前記第４入力回路、前記第５入力回路及び前記第６入力回路を非アクティブ状態にする
請求項５記載のメモリシステム。
【請求項７】
前記第３コマンドセットは、前記複数の半導体記憶装置のうち、前記第４コマンドセットにより動作する半導体記憶装置が、前記第１半導体記憶装置であることを示すコマンドである
請求項６記載のメモリシステム。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、メモリシステムに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
複数の半導体記憶装置と、制御装置と、を有するメモリシステムが知られている。半導体記憶装置は、複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイを備える。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１５４３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に動作可能なメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係るメモリシステムは、第１半導体記憶装置及び第２半導体記憶装置を含む複数の半導体記憶装置を備える。各半導体記憶装置は、メモリセルアレイと、第１信号が入力される第１パッドと、第２信号が入力される第２パッドと、前記第２パッドに接続された第１入力回路と、を備える。第１モードにおいては、データを、前記第１パッドを介して出力し、コマンドセットを、前記第１パッドを介して入力する。第２モードにおいては、データを、前記第１パッドを介して出力すると同時に、前記コマンドセットを、前記第２パッドを介して入力する。前記第１半導体記憶装置は、前記第２モードにおいて、第１コマンドセットと、これに続く第２コマンドセットとを、前記第１入力回路を介して入力する。前記第２半導体記憶装置は、前記第２モードにおいて、前記第１コマンドセットの入力後、前記第２コマンドセットの入力の前に、前記入力回路を非アクティブ状態にする。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステムの構成を示す模式的なブロック図である。
同メモリシステムの構成例を示す模式的な側面図である。
同メモリシステムの構成例を示す模式的な平面図である。
同メモリシステムのメモリダイの構成を示す模式的なブロック図である。
同メモリダイの一部の構成を示す模式的な回路図である。
同メモリダイの一部の構成を示す模式的な斜視図である。
同メモリダイの一部の構成を示す模式的な回路図である。
同メモリダイの一部の構成を示す模式的な回路図である。
同メモリダイのへの信号入力方法について説明するための模式的な図である。
同メモリダイのへの信号入力方法について説明するための模式的な図である。
同メモリダイの一部の構成を示す模式的な回路図である。
同メモリダイの動作について説明するための模式的な波形図である。
同メモリダイの動作について説明するための模式的なタイミング図である。
同メモリダイの動作について説明するための模式的な波形図である。
同メモリダイの動作について説明するための模式的な表である。
同メモリダイの動作について説明するための模式的な波形図である。
同メモリダイの動作について説明するための模式的な波形図である。
同メモリダイの動作について説明するための模式的なタイミング図である。
比較例のメモリダイの動作と消費電流について説明するための模式的なタイミング図である。
第１実施形態のメモリダイの動作について説明するための模式的なタイミング図である。
同メモリダイの動作と消費電流について説明するための模式的なタイミング図である。
第２実施形態のメモリダイの一部の構成を示す模式的な回路図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係るメモリシステムを、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「メモリシステム」と言った場合には、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

関連特許