特許ウォッチ

公開番号2024101306
公報種別公開特許公報(A)
公開日2024-07-29
出願番号2023005213
出願日2023-01-17
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/56 20060101AFI20240722BHJP(情報記憶)
要約【課題】動作の性能を向上させることができる半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、2つ以上のメモリセルを備えるメモリセルアレイ11A及び11Bと、2つ以上のメモリセルに第1データを書き込む書き込み動作、及び2つ以上のメモリセルから第1データを読み出す読み出し動作を制御するシーケンサ14とを備える。シーケンサ14は、書き込み動作時に、第1データに含まれる第2データに応じて2つ以上のメモリセルのセル状態を設定し、読み出し動作時に、2つ以上のメモリセルから読み出した読み出しデータに含まれる第2データに応じて読み出しデータを第1データに変換する。
【選択図】図18
特許請求の範囲【請求項１】
２つ以上のメモリセルを備えるメモリセルアレイと、
前記２つ以上のメモリセルに第１データを書き込む書き込み動作、及び前記２つ以上のメモリセルから前記第１データを読み出す読み出し動作を制御する制御回路と、
を具備し、
前記制御回路は、前記書き込み動作時に、前記第１データに含まれる第２データに応じて前記２つ以上のメモリセルのセル状態を設定し、
前記読み出し動作時に、前記２つ以上のメモリセルから読み出した読み出しデータに含まれる前記第２データに応じて前記読み出しデータを前記第１データに変換する半導体記憶装置。
続きを表示（約 1,600 文字）【請求項２】
前記２つ以上のメモリセルの前記セル状態の各々は、２の（ｋ＋０.５）乗個以上の区分された閾値電圧分布のうちの１つに属し（ｋは１以上の整数）、
前記制御回路は、前記２つ以上のメモリセルに、前記セル状態の組合せにより前記第１データとして（２ｋ＋１）ビットのデータを記憶させ、
前記第２データは、（２ｋ＋１）ビットの中の１ビットである請求項１に記載の半導体記憶装置。
【請求項３】
前記２つ以上のメモリセルの前記セル状態の各々は、区分された複数の閾値電圧分布のうちの１つに属し、前記書き込み動作時に前記セル状態が属する閾値電圧分布が一方向に遷移する場合において、
前記制御回路は、前記メモリセルの各々にｋビットのデータを記憶させ（ｋは１以上の整数）、その後に前記第２データに応じた前記セル状態の切り替えによって、前記メモリセルの前記セル状態の組合せにより１ビットのデータを記憶させ、その後に前記メモリセルの各々にｋビットのデータを記憶させる請求項１に記載の半導体記憶装置。
【請求項４】
前記２つ以上のメモリセルは第１メモリセル及び第２メモリセルを有し、
前記第１メモリセル及び前記第２メモリセルは第１ワード線に接続される請求項１に記載の半導体記憶装置。
【請求項５】
前記２つ以上のメモリセルは第１メモリセル及び第２メモリセルを有し、
前記メモリセルアレイは、第１セルアレイ及び第２セルアレイを有し、前記第１セルアレイは前記第１メモリセル、及び前記第１メモリセルに接続された第１ワード線を含み、前記第２セルアレイは前記第２メモリセル、及び前記第２メモリセルに接続された第２ワード線を含み、
前記第１ワード線に接続された第１ロウデコーダと、前記第２ワード線に接続された第２ロウデコーダとをさらに備える請求項１に記載の半導体記憶装置。
【請求項６】
前記第１データは、ｋビット、１ビット、及びｋビットのデータを含み（ｋは１以上の整数）、
前記制御回路は、前記書き込み動作時に、前記２つ以上のメモリセルに前記ｋビット、１ビット、及びｋビットの順で書き込みを行う請求項１に記載の半導体記憶装置。
【請求項７】
前記制御回路は、前記書き込み動作時に、前記１ビットの書き込みを行う前に、前記２つ以上のメモリセルに書き込まれた前記ｋビットを読み出し、読み出したｋビットと前記１ビットの書き込みを行う請求項６に記載の半導体記憶装置。
【請求項８】
前記第１データは、ｋ＋１ビット、及びｋビットのデータを含み（ｋは１以上の整数）、
前記制御回路は、前記書き込み動作時に、前記２つ以上のメモリセルに前記ｋ＋１ビット、及びｋビットの順で書き込みを行う請求項１に記載の半導体記憶装置。
【請求項９】
前記制御回路は、前記書き込み動作時に、前記ｋビットの書き込みを行う前に、前記２つ以上のメモリセルに書き込まれた前記ｋ＋１ビットの中の一部のビットを読み出し、読み出した前記一部のビットに応じて前記ｋビットの書き込みを行う請求項８に記載の半導体記憶装置。
【請求項１０】
前記２つ以上のメモリセルは第１メモリセル、第２メモリセル、第３メモリセル、及び第４メモリセルを有し、
前記メモリセルアレイは、第１組合せ及び第２組合せを有し、前記第１組合せは前記第１メモリセルと前記第２メモリセルを含み、前記第２組合せは前記第３メモリセル及び前記第４メモリセルを含み、
前記制御回路は、前記第１組合せ及び前記第２組合せに対して前記第１データを書き込む請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 4,200 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１０７３８７号公報
特開２０２２－２１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み動作及び読み出し動作の性能を向上させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、２つ以上のメモリセルを備えるメモリセルアレイと、前記２つ以上のメモリセルに第１データを書き込む書き込み動作、及び前記２つ以上のメモリセルから前記第１データを読み出す読み出し動作を制御する制御回路とを備える。前記制御回路は、前記書き込み動作時に、前記第１データに含まれる第２データに応じて前記２つ以上のメモリセルのセル状態を設定し、前記読み出し動作時に、前記２つ以上のメモリセルから読み出した読み出しデータに含まれる前記第２データに応じて前記読み出しデータを前記第１データに変換する。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置を備えるメモリシステムの構成を示すブロック図である。
第１実施形態に係るメモリセルアレイのブロックの回路図である。
第１実施形態に係るメモリセルアレイの平面レイアウトを示す図である。
第１実施形態に係るメモリセルアレイの断面構造を示す図である。
第１実施形態に係る半導体記憶装置のロウデコーダの回路構成を示す図である。
第１実施形態に係る半導体記憶装置のセンスアンプの回路構成を示す図である。
第１実施形態に係る半導体記憶装置のセンスアンプの構成例１を示す図である。
第１実施形態に係る半導体記憶装置のセンスアンプの構成例２を示す図である。
第１実施形態に係る半導体記憶装置のセンスアンプの構成例３を示す図である。
第１実施形態に係るセンスアンプユニットの回路図である。
第１実施形態に係るメモリセルトランジスタの閾値電圧分布を示す図である。
第１実施形態に係るメモリセルトランジスタの閾値電圧分布を示す図である。
第１実施形態に係るメモリセルトランジスタの閾値電圧分布を示す図である。
通常のページデータの構成を示す図である。
第１実施形態に係るページデータの構成を示す図である。
第１実施形態に係る複数プレーンを用いてページを記憶する場合のページデータの構成を示す図である。
第１実施形態に係るプレーンの２つのワード線を用いてページを記憶する場合のページデータの構成を示す図である。
第１実施形態に係る座標空間へのデータ配置と書き込み動作及び読み出し動作時のデータ変換を示す図である。
第１実施形態に係る“２ｋ＋１”ビットデータの処理容易化に対応した閾値コーディング例を示す図である。
第２実施形態に係る書き込み動作におけるページデータを示す図である。
第２実施形態に係る後書きにおけるメモリセルの閾値電圧を示す図である。
第２実施形態に係る先書きにおけるメモリセルの閾値電圧を示す図である。
第２実施形態に係るメモリセルがＤ１.５に対応する場合の書き込み動作における閾値テーブルを示す図である。
第２実施形態に係るメモリセルがＤ１.５に対応する場合の書き込み動作におけるメモリセルの閾値電圧を示す図である。
第２実施形態に係るメモリセルがＤ１.５に対応する場合の書き込み動作の第１例を示す図である。
第２実施形態に係るメモリセルがＤ１.５に対応する場合の書き込み動作の第２例を示す図である。
第２実施形態に係るメモリセルがＤ１.５に対応する場合の書き込み動作の第３例を示す図である。
第２実施形態に係るメモリセルがＤ１.５に対応する場合の書き込み動作の第４例を示す図である。
第２実施形態に係るメモリセルがＤ１.５に対応する場合の書き込み動作の第５例を示す図である。
第２実施形態に係るメモリセルがＤ１.５に対応する場合の書き込み動作の第６例を示す図である。
第２実施形態に係るメモリセルがＤ２.５に対応する場合の書き込み動作における閾値テーブルを示す図である。
第２実施形態に係るメモリセルがＤ２.５に対応する場合の書き込み動作におけるメモリセルの閾値電圧を示す図である。
第２実施形態に係るメモリセルがＤ２.５に対応する場合の書き込み動作の第１例を示す図である。
第２実施形態に係るメモリセルがＤ２.５に対応する場合の書き込み動作の第２例を示す図である。
第２実施形態に係るページデータの書き込みで使用されるメモリセルの閾値電圧範囲を示す図である。
第２実施形態に係るページデータの書き込みにおけるラッチ回路の値と閾値電圧との対応を示す閾値テーブルである。
第２実施形態に係る書き込み動作におけるページデータの書き込みタイミングを示す図である。
第２実施形態に係る連続書き込みにおける書き込みタイミングを示す図である。
第２実施形態に係る連続書き込みにおける書き込み範囲を示す図である。
第２実施形態に係る連続書き込みにおける書き込みページを示す図である。
第２実施形態に係る第１書き込みにおける書き込みタイミングを示す図である。
第２実施形態に係る第１書き込みにおける書き込み範囲を示す図である。
第２実施形態に係る第１書き込みにおける書き込みページを示す図である。
第２実施形態に係る第２書き込みにおける書き込みタイミングを示す図である。
第２実施形態に係る第２書き込みにおける書き込み範囲を示す図である。
第２実施形態に係る第２書き込みにおける書き込みページを示す図である。
第２実施形態に係る“＋１”ページデータを先に書き込み、続いてページデータを書き込む場合の書き込みタイミングを示す図である。
第２実施形態に係る“＋１”ページデータを先に書き込み、続いてページデータを書き込む場合の書き込み範囲を示す図である。
第２実施形態に係る“＋１”ページデータを先に書き込み、続いてページデータを書き込む場合の書き込みページ及び読み出しページを示す図である。
第２実施形態に係るページデータを先に書き込み、続いて“＋１”ページデータを書き込む場合の書き込みタイミングを示す図である。
第２実施形態に係るページデータを先に書き込み、続いて“＋１”ページデータを書き込む場合の書き込み範囲を示す図である。
第２実施形態に係るページデータを先に書き込み、続いて“＋１”ページデータを書き込む場合の書き込みページ及び読み出しページを示す図である。
第２実施形態に係るメモリセルがＤ３.５に対応する場合の閾値コーディングを示す図である。
第２実施形態に係る書き込み動作時の演算シーケンスを示すフローチャートである。
第２実施形態に係る書き込み動作時の他の演算シーケンスを示すフローチャートである。
第２実施形態に係るメモリセルがＤ１.５に対応する場合の読み出し動作に使用する読み出し電圧を示すテーブルである。
第２実施形態に係るメモリセルがＤ２.５に対応する場合の読み出し動作に使用する読み出し電圧を示すテーブルである。
第２実施形態に係るメモリセルがＤ３.５に対応する場合の読み出し動作に使用する読み出し電圧を示すテーブルである。
第２実施形態に係るメモリセルがＤ３及びＤ３.５にそれぞれ対応する場合の読み出し動作に使用する読み出し電圧を示すテーブルである。
第２実施形態に係るメモリセルがＤ３及びＤ３.５にそれぞれ対応する場合の読み出し動作における読み出し範囲を示す図である。
第２実施形態に係るメモリセルの閾値電圧を細分化した例を示す図である。
図６１に示す例で記憶されたデータを読み出す場合の読み出し動作に使用する読み出し電圧を示すテーブルである。
第２実施形態に係るメモリセルがＤ３.５に対応する場合の閾値コーディングを示す図である。
第２実施形態に係る読み出し動作時の演算シーケンスを示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
【０００８】
機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【０００９】
１．第１実施形態
第１実施形態の半導体記憶装置について説明する。図１は、第１実施形態の半導体記憶装置を備えるメモリシステム１の構成を示すブロック図である。
【００１０】
メモリシステム１は、例えば、半導体記憶装置１０及びメモリコントローラ２０を備える。半導体記憶装置１０としては、メモリセルトランジスタがデータを不揮発に記憶可能なＮＡＮＤ型フラッシュメモリを例に挙げる。以下に、半導体記憶装置１０及びメモリコントローラ２０のそれぞれの構成の一例について順に説明する。
（【００１１】以降は省略されています）

関連特許