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公開番号2024108945
公報種別公開特許公報(A)
公開日2024-08-13
出願番号2023013618
出願日2023-01-31
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G11C 16/24 20060101AFI20240805BHJP(情報記憶)
要約【課題】1つのメモリセルに記憶するデータのビット数を増大させつつ、ラッチ回路の回路規模の増大を抑制することができる半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、複数のメモリセルを含むメモリセルアレイを備える。リードライト回路は、複数のメモリセルから選択された選択メモリセルのデータを検出し、選択メモリセルへデータを書き込む。ラッチ回路は、リードライト回路で検出されたデータを保持可能である。ラッチ回路に保持され得るデータの最大ビット数は、選択メモリセルに記憶されるデータのビット数よりも小さい。
【選択図】図4
特許請求の範囲【請求項１】
複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルから選択された選択メモリセルのデータを検出し、前記選択メモリセルへデータを書き込むリードライト回路と、
前記リードライト回路で検出されたデータを保持可能なラッチ回路と、を備え、
前記ラッチ回路に保持され得るデータの最大ビット数は、前記選択メモリセルに記憶されるデータのビット数よりも小さい、半導体記憶装置。
続きを表示（約 1,300 文字）【請求項２】
前記最大ビット数は、前記選択メモリセルに書き込まれる書込みデータのビット数よりも小さい、請求項１に記載の半導体記憶装置。
【請求項３】
前記ラッチ回路に１度に保持されるデータは、前記書込みデータの一部分である、請求項２に記載の半導体記憶装置。
【請求項４】
前記ラッチ回路は、前記書込みデータを複数に分割した第１部分を保持し、
前記第１部分が前記選択メモリセルに書き込まれた後、前記ラッチ回路は、前記書込みデータの他の第２部分を保持し、
前記第２部分が前記選択メモリセルに書き込まれることによって、前記第１部分および前記第２部分は前記選択メモリセルにおいて前記書込みデータとして記憶される、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１部分を前記選択メモリセルに書き込むとき、前記リードライト回路は、前記選択メモリセルの閾値電圧分布の全体を前記第１部分のデータ数で分割した複数の分割閾値分布のうち、前記第１部分に応じた第１分割閾値分布にデータを書き込み、
前記第２部分を前記選択メモリセルに書き込むとき、前記リードライト回路は、前記複数の分割閾値分布のそれぞれについて前記選択メモリセルのデータを検出して、その検出結果を前記ラッチ回路に保持し、該検出結果に基づいて前記選択メモリセルに前記第２部分に応じた閾値のデータを書き込む、請求項４に記載の半導体記憶装置。
【請求項６】
前記第２部分を前記選択メモリセルに書き込むとき、前記リードライト回路は、前記選択メモリセルからデータを検出し、該データが前記第１分割閾値分布にあるときに、前記第１分割閾値分布内において前記第２部分に応じた閾値にデータを書き込む、請求項５に記載の半導体記憶装置。
【請求項７】
前記リードライト回路は、前記第１部分または前記第２部分を前記選択メモリセルに書き込むときに、書込み動作とデータが書き込まれたことを確認するベリファイリード動作とを実行し、
前記ラッチ回路は、前記ベリファイリード動作において、或る閾値でのパスの回数を保持し、
前記パスの回数が所定値以上になったときに、前記選択メモリセルへのデータの書込みを終了する、請求項６に記載の半導体記憶装置。
【請求項８】
前記最大ビット数は、前記選択メモリセルから読み出された読出しデータのビット数よりも小さい、請求項１に記載の半導体記憶装置。
【請求項９】
前記ラッチ回路に１度に保持されるデータは、前記読出しデータの一部分である、請求項８に記載の半導体記憶装置。
【請求項１０】
前記ラッチ回路は、前記読出しデータを複数に分割した第３部分を保持し、
前記第３部分が前記ラッチ回路から出力された後、前記ラッチ回路は、前記読出しデータの他の第４部分を保持し、
前記第４部分は、前記ラッチ回路から出力され、
前記第３部分および前記第４部分は合成されて前記読出しデータを生成する、請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置において、１つのメモリセルが２ビット以上のデータを記憶する場合がある。このように１つのメモリセルが２ビット以上のデータを記憶する場合、データを一時的に格納するラッチ回路は、データのビット数に合わせて設ける必要がある。このため、メモリセルに記憶するデータのビット数が増大すると、ラッチ回路の回路規模が大きくなってしまう。
【先行技術文献】
【特許文献】
【０００３】
米国特許公開公報２０１０/０３０９７１９明細書
特開２０１６－１３９４４６明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つのメモリセルに記憶するデータのビット数を増大させつつ、ラッチ回路の回路規模を抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、複数のメモリセルを含むメモリセルアレイを備える。リードライト回路は、複数のメモリセルから選択された選択メモリセルのデータを検出し、選択メモリセルへデータを書き込む。ラッチ回路は、リードライト回路で検出されたデータを保持可能である。ラッチ回路に保持され得るデータの最大ビット数は、選択メモリセルに記憶されるデータのビット数よりも小さい。
【図面の簡単な説明】
【０００６】
第１実施形態による半導体記憶装置の構成例を示すブロック図。
リードライト回路およびラッチ回路の構成例を示すブロック図。
第１実施形態によるメモリシステムのデータ書込み動作の一例を示す図。
図３Ａに続く、データ書込み動作の一例を示す図。
図３Ｂに続く、データ書込み動作の一例を示す図。
図３Ｃに続く、データ書込み動作の一例を示す図。
図３Ｄに続く、データ書込み動作の一例を示す図。
図３Ｅに続く、データ書込み動作の一例を示す図。
第１実施形態による半導体記憶装置のデータ書込み動作の一例を示すフロー図
第１実施形態によるメモリシステムのデータ読出し動作の一例を示す図。
図５Ａに続く、データ読出し動作の一例を示す図。
図５Ｂに続く、データ読出し動作の一例を示す図。
第１実施形態によるメモリシステムのデータ読出し動作の一例を示すフロー図。
第１実施形態によるメモリシステムのデータ読出し動作の他の例を示す図。
図７Ａに続く、データ読出し動作の一例を示す図。
図７Ｂに続く、データ読出し動作の一例を示す図。
第１実施形態によるメモリシステムのデータ読出し動作の他の例を示すフロー図。
リードノイズを示すグラフ。
読出し動作またはベリファイリード動作におけるビットエラー率を示す表。
第２実施形態によるベリファイリード動作または読出し動作のパス回数とデータ判定との関係の一例を示す表。
メモリセルアレイの動作温度と読出し動作回数またはベリファイリード動作の回数との関係を示す表。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態による半導体記憶装置の構成例を示すブロック図である。半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリである。
【０００９】
半導体記憶装置としてのメモリシステム１は、メモリデバイス１０と、メモリコントローラ２０とを備えている。メモリデバイス１０およびメモリコントローラ２０は、それぞれ別々の半導体チップとして構成されている。メモリデバイス１０およびメモリコントローラ２０は、互いに貼合され、配線同士で直接接合されていてもよい。メモリシステム１は、メモリデバイス１０およびメモリコントローラ２０をモジュール化して１つのパッケージとして構成されてよい。
【００１０】
メモリコントローラ２０は、パーソナルコンピュータ等のホスト(外部機器)２から命令を受けて、メモリデバイス１０からデータを読み出したり、メモリデバイス１０にデータを書き込む。メモリコントローラ２０は、ホストインタフェース２１と、データバッファ２２と、レジスタ２３と、ＣＰＵ（Central Processing Unit）２４と、デバイスインタフェース２５と、ＥＣＣ（Error Correcting Code）回路２６と、を備えている。
（【００１１】以降は省略されています）

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