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公開番号2024112225
公報種別公開特許公報(A)
公開日2024-08-20
出願番号2023017150
出願日2023-02-07
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/56 20060101AFI20240813BHJP(情報記憶)
要約【課題】メモリデバイスの記憶容量を増やす又は読み出しマージンを拡大する。
【解決手段】実施形態のメモリデバイスは、第1のメモリセルと、シーケンサとを含む。第1のメモリセルは、k値の閾値電圧レベル(kは2以上の整数)により複数ビットデータを記憶するように構成される。シーケンサは、プログラム動作及びベリファイ動作を含むループ処理を有する書き込み動作を実行するように構成される。プログラム動作は、第1のプログラム処理と、第2のプログラム処理とを含む。シーケンサは、書き込み動作において、第1のメモリセルに書き込むべきデータに応じて、第1のプログラム処理及び前記第2のプログラム処理のいずれかによって、第1のメモリセルにデータを記憶させる。
【選択図】図12
特許請求の範囲【請求項１】
ｋ値の閾値電圧レベル（ｋは２以上の整数）により複数ビットデータを記憶するように構成された第１のメモリセルと、
プログラム動作及びベリファイ動作を含むループ処理を有する書き込み動作を実行するように構成されたシーケンサと、を備え、
前記プログラム動作は、第１のプログラム処理と、第２のプログラム処理とを含み、
前記シーケンサは、前記書き込み動作において、前記第１のメモリセルに書き込むべきデータに応じて、前記第１のプログラム処理及び前記第２のプログラム処理のいずれかによって、前記第１のメモリセルにデータを記憶させる、
メモリデバイス。
続きを表示（約 2,300 文字）【請求項２】
前記第１のメモリセルは、前記第１のプログラム処理により書き込まれたデータを記憶する場合に、第１のＳ－ｆａｃｔｏｒを有し、前記第２のプログラム処理により書き込まれたデータを記憶する場合に、前記第１のＳ－ｆａｃｔｏｒと異なる第２のＳ－ｆａｃｔｏｒを有する、
請求項１に記載のメモリデバイス。
【請求項３】
前記シーケンサは、前記第１のメモリセルから前記第１のプログラム処理により書き込まれたデータを読み出す場合、第１のセンス時間を使用し、前記第１のメモリセルから前記第２のプログラム処理により書き込まれたデータを読み出す場合、前記第１のセンス時間と異なる第２のセンス時間を使用する、
請求項１に記載のメモリデバイス。
【請求項４】
前記ｋ値の閾値電圧レベルは、第１乃至第ｋの閾値電圧レベルからなり、
前記シーケンサは、前記書き込み動作において、
前記第１のプログラム処理により前記第１のメモリセルにデータを記憶させる場合、前記メモリセルを第ｎ（ｎは偶数且つ２以上ｋ以下の整数）の閾値電圧レベルに書き込み、
前記第２のプログラム処理により前記第１のメモリセルにデータを記憶させる場合、前記メモリセルを第ｍ（ｍは奇数且つ３以上ｋ以下の整数）の閾値電圧レベルに書き込む、
請求項１に記載のメモリデバイス。
【請求項５】
前記ベリファイ動作は、前記第ｎの閾値電圧レベルに対応するデータの書き込みに対応付けられた第１のベリファイ読み出しと、第（ｎ＋１）の閾値電圧レベルに対応するデータの書き込みに対応付けられた第２のベリファイ読み出しとを含み、
前記シーケンサは、前記第１のベリファイ読み出しと、前記第２のベリファイ読み出しとを、同じベリファイ電圧を用いて一括で実行する、
請求項４に記載のメモリデバイス。
【請求項６】
前記シーケンサは、前記ベリファイ動作において、前記第１のメモリセルが前記第１のプログラム処理の対象である場合と、前記第１のメモリセルが前記第２のプログラム処理の対象である場合とのそれぞれで、第１のセンス時間を使用したベリファイ読み出しを実行する、
請求項１に記載のメモリデバイス。
【請求項７】
前記シーケンサは、前記ベリファイ動作において、前記第１のメモリセルが前記第１のプログラム処理の対象である場合、第１のセンス時間を使用したベリファイ読み出しを実行し、前記第１のメモリセルが前記第２のプログラム処理の対象である場合、第２のセンス時間を使用したベリファイ読み出しを実行する、
請求項１に記載のメモリデバイス。
【請求項８】
前記第１のメモリセルに接続され、センスノードを有するセンスアンプをさらに備え、
前記第１のセンス時間及び前記第２のセンス時間のそれぞれは、前記第１のメモリセルに読み出し電圧が印加されている間に、前記センスノードと前記第１のメモリセルとの間が電気的に接続されてから、前記センスノードと前記第１のメモリセルとの間が電気的に遮断されるまでの時間に対応付けられ、前記第１のセンス時間は、前記第２のセンス時間と異なる、
請求項３又は請求項７に記載のメモリデバイス。
【請求項９】
前記第１のメモリセルと直列に接続され、それぞれが前記第１のメモリセルと隣り合うように設けられた第２のメモリセル及び第３のメモリセルをさらに備え、
前記シーケンサは、
前記第１のメモリセルを対象とした前記第１のプログラム処理において、前記第１のメモリセルにプログラム電圧を印加し、前記第２のメモリセルに第１の電圧を印加し、前記第３のメモリセルに第３の電圧を印加し、
前記第１のメモリセルを対象とした前記第２のプログラム処理において、前記第１のメモリセルに前記プログラム電圧を印加し、前記第２のメモリセルに前記第１の電圧よりも低い第４の電圧を印加し、前記第３のメモリセルに前記第３の電圧を印加する、
請求項１に記載のメモリデバイス。
【請求項１０】
ｋ値の閾値電圧レベル（ｋは２以上の整数）により複数ビットデータを記憶するように構成されたメモリセルと、
前記メモリセルに接続された選択トランジスタと、
前記選択トランジスタに接続されたビット線と、
第１のプログラム動作と、第２のプログラム動作及びベリファイ動作を含むループ処理とを有する書き込み動作を実行するように構成されたシーケンサと、を備え、
前記シーケンサは、
前記メモリセルがプログラム対象である前記第１のプログラム動作において、前記メモリセルに第１のプログラム電圧を印加している間に、前記選択トランジスタに第１の電圧を印加し、
前記メモリセルがプログラム対象である前記第２のプログラム動作において、前記メモリセルに第２のプログラム電圧を印加している間に、前記選択トランジスタに前記第１の電圧よりも低い第２の電圧を印加し、
前記書き込み動作において、前記メモリセルに書き込むべきデータに応じて前記メモリセルを書き込み対象又は書き込み禁止に設定して前記第１のプログラム動作を実行し、前記ループ処理によって、前記メモリセルにデータを記憶させる、
メモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 4,900 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第７０３８９４８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの記憶容量を増やす又は読み出しマージンを拡大する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、第１のメモリセルと、シーケンサとを含む。第１のメモリセルは、ｋ値の閾値電圧レベル（ｋは２以上の整数）により複数ビットデータを記憶するように構成される。シーケンサは、プログラム動作及びベリファイ動作を含むループ処理を有する書き込み動作を実行するように構成される。プログラム動作は、第１のプログラム処理と、第２のプログラム処理とを含む。シーケンサは、書き込み動作において、第１のメモリセルに書き込むべきデータに応じて、第１のプログラム処理及び前記第２のプログラム処理のいずれかによって、第１のメモリセルにデータを記憶させる。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスの構成の一例を示すブロック図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるロウデコーダモジュールの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるセンスアンプモジュールの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリピラーの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるＮＡＮＤストリングのデータの記憶領域の一例を示す概略図。
第１実施形態に係るメモリデバイスが備えるメモリセルトランジスタの閾値電圧分布の一例を示す分布図。
第１実施形態に係るメモリデバイスで使用されるデータの割り当ての一例を示すテーブル。
第１実施形態に係るメモリデバイスの書き込み動作の概要を示すタイムチャート。
第１実施形態に係るメモリデバイスの書き込み動作の一例を示すフローチャート。
第１実施形態に係るメモリデバイスの“ＡＣＥ”プログラムの具体例を示す概略図。
第１実施形態に係るメモリデバイスの“ＢＤＦＧ”プログラムの具体例を示す概略図。
第１実施形態に係るメモリデバイスの下位ページ読み出しの一例を示すタイミングチャート。
第１実施形態に係るメモリデバイスの中位ページ読み出しの一例を示すタイミングチャート。
第１実施形態に係るメモリデバイスの上位ページ読み出しの一例を示すタイミングチャート。
比較例に係るメモリデバイスにおけるメモリセルトランジスタのＩＶ特性の一例を示すグラフ。
第１実施形態に係るメモリデバイスにおけるメモリセルトランジスタのＩＶ特性の一例を示すグラフ。
第１実施形態の変形例におけるデータの割り当ての一例を示すテーブル。
第１実施形態の変形例における下位ページ読み出しの一例を示すタイミングチャート。
第１実施形態の変形例における中位ページ読み出しの一例を示すタイミングチャート。
第１実施形態の変形例における上位ページ読み出しの一例を示すタイミングチャート。
第２実施形態に係るメモリデバイスが備えるメモリセルトランジスタの閾値電圧分布の一例を示す分布図。
第２実施形態に係るメモリデバイスの書き込み動作の一例を示すフローチャート。
第２実施形態に係るメモリデバイスにおけるメモリセルトランジスタのＩＶ特性の一例を示すグラフ。
第３実施形態に係るメモリデバイスが備えるメモリピラーの断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスが備えるメモリピラーの断面構造の一例を示す、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面図。
第３実施形態に係るメモリデバイスが備えるメモリピラーの断面構造の一例を示す、図２７のＸＸＩＸ－ＸＸＩＸ線に沿った断面図。
第３実施形態に係るメモリデバイスが備えるＮＡＮＤストリングのデータの記憶領域の一例を示す概略図。
第３実施形態に係るメモリデバイスが備えるメモリセルトランジスタのＩＶ特性の一例を示すグラフ。
第３実施形態に係るメモリデバイスの書き込み動作の一例を示すフローチャート。
第３実施形態に係るメモリデバイスにおける選択ストリングに対するＨＥプログラムの具体例を示す概略図。
第３実施形態に係るメモリデバイスにおける非選択ストリングに対するＨＥプログラムの具体例を示す概略図。
第３実施形態に係るメモリデバイスにおける選択ストリングに対するＦＮプログラムの具体例を示す概略図。
第３実施形態に係るメモリデバイスにおける非選択ストリングに対するＦＮプログラムの具体例を示す概略図。
第３実施形態に係るメモリデバイスの製造方法の一例を示すフローチャート。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図３８のＸＸＸＩＸ－ＸＸＸＩＸ線に沿った断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図４０のＸＸＸＸＩ－ＸＸＸＸＩ線に沿った断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図４２のＸＸＸＸＩＩＩ－ＸＸＸＸＩＩＩ線に沿った断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図４４のＸＸＸＸＶ－ＸＸＸＸＶ線に沿った断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図４６のＸＸＸＸＶＩＩ－ＸＸＸＸＶＩＩ線に沿った断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図４８のＸＸＸＸＩＸ－ＸＸＸＸＩＸ線に沿った断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図５０のＬＩ－ＬＩ線に沿った断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図５２のＬＩＩＩ－ＬＩＩＩ線に沿った断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す、図５２のＬＩＶ－ＬＩＶ線に沿った断面図。
第４実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
第４実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第４実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す断面図。
第４実施形態に係るメモリデバイスが備えるメモリピラーの断面構造の一例を示す断面図。
第４実施形態に係るメモリデバイスが備えるメモリピラーの断面構造の一例を示す、図５８のＬＩＸ－ＬＩＸ線に沿った断面図。
第４実施形態に係るメモリデバイスにおける選択メモリグループに対するＨＥプログラムの具体例を示す概略図。
第４実施形態に係るメモリデバイスにおける非選択メモリグループに対するＨＥプログラムの具体例を示す概略図。
第４実施形態に係るメモリデバイスにおける選択メモリグループに対するＦＮプログラムの具体例を示す概略図。
第４実施形態に係るメモリデバイスにおける非選択メモリグループに対するＦＮプログラムの具体例を示す概略図。
第４実施形態に係るメモリデバイスの製造方法の一例を示すフローチャート。
第４実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第４実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第４実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第４実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第４実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第４実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第４実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第４実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【０００８】
＜１＞第１実施形態
第１実施形態に係るメモリデバイス１は、メモリセルのＳ－ｆａｃｔｏｒの状態を２種類で書き分けることが可能な書き込み動作を実行する。そして、第１実施形態に係るメモリデバイス１は、２種類のセンス時間を利用して、メモリセルから複数ビットデータを読み出す。以下に、第１実施形態に係るメモリデバイス１の詳細について説明する。
【０００９】
＜１－１＞構成
まず、第１実施形態に係るメモリデバイス１の構成について説明する。
【００１０】
＜１－１－１＞メモリデバイス１の構成
図１は、第１実施形態に係るメモリデバイス１の構成の一例を示すブロック図である。図１に示すように、メモリデバイス１は、外部のメモリコントローラ２によって制御される。メモリデバイス１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。メモリデバイス１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を備える。
（【００１１】以降は省略されています）

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