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公開番号2024118143
公報種別公開特許公報(A)
公開日2024-08-30
出願番号2023024406
出願日2023-02-20
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/08 20060101AFI20240823BHJP(情報記憶)
要約【課題】処理能力を向上する。
【解決手段】実施形態によれば、半導体記憶装置は、第1選択トランジスタST1と第1メモリセルMC0と第2選択トランジスタST2とが接続された第1ストリングNSと、第3選択トランジスタST1と第2メモリセルMC1と第4選択トランジスタST2とが接続された第2ストリングNSと、ワード線WLと、第1乃至第4選択ゲート線SGDa、SGSa、SGDb、SGSbと、第1及び第2ビット線BLa、BLbを含む。第1メモリセルの読み出し動作又はベリファイ動作において、ワード線の電圧の第1電圧VREADへの立ち上げの際に、第1ビット線に第2電圧VBLRDが印加され、第2ビット線に第2電圧より高い第3電圧VCHが印加される。
【選択図】図14
特許請求の範囲【請求項１】
第１選択トランジスタと第１メモリセルと第２選択トランジスタとが直列に接続された第１ストリングと、
第３選択トランジスタと第２メモリセルと第４選択トランジスタとが直列に接続された第２ストリングと、
前記第１メモリセルのゲート及び前記第２メモリセルのゲートに共通に接続されたワード線と、
前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、
前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
前記第３選択トランジスタのゲートに接続された第３選択ゲート線と、
前記第４選択トランジスタのゲートに接続された第４選択ゲート線と、
前記第１選択トランジスタに接続された第１ビット線と、
前記第３選択トランジスタに接続された第２ビット線と
を備え、
前記第１メモリセルの読み出し動作又はベリファイ動作において、前記ワード線の電圧の第１電圧への立ち上げの際に、前記第１ビット線に第２電圧が印加され、前記第２ビット線に前記第２電圧より高い第３電圧が印加される、
半導体記憶装置。
続きを表示（約 1,900 文字）【請求項２】
前記第１メモリセルの前記読み出し動作又は前記ベリファイ動作において、前記ワード線の電圧の前記第１電圧への前記立ち上げの際に、前記第１選択トランジスタ、前記第２選択トランジスタ、及び前記第３選択トランジスタはオン状態とされ、前記第４選択トランジスタはオフ状態とされ、
前記ワード線の電圧の前記第１電圧への前記立ち上げの後、前記第１メモリセルからのデータの読み出しの際に、前記第３選択トランジスタはオフ状態とされる、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１メモリセルの前記読み出し動作又は前記ベリファイ動作において、前記ワード線の電圧の前記第１電圧への前記立ち上げの後、前記第１メモリセルからのデータの読み出しの際に、前記ワード線に前記第１電圧よりも低い読み出し電圧が印加される、
請求項１に記載の半導体記憶装置。
【請求項４】
前記ワード線、前記第１選択ゲート線、前記第２選択ゲート線、前記第３選択ゲート線、及び前記第４選択ゲート線がそれぞれ接続されたロウデコーダと、
前記第１ビット線及び前記第２ビット線がそれぞれ接続されたセンスアンプと
を更に備える、
請求項１に記載の半導体記憶装置。
【請求項５】
書き込み動作は、プログラム動作とプログラムベリファイ動作とを交互に繰り返すプログラムループを含み、
前記第１メモリセルの前記プログラム動作において、前記ワード線の電圧の第４電圧への立ち上げの際に、前記第１ビット線に第５電圧が印加され、前記第２ビット線に前記第５電圧よりも高い第６電圧が印加される、
請求項１に記載の半導体記憶装置。
【請求項６】
前記第１メモリセルの前記プログラム動作において、前記ワード線の電圧の前記第４電圧への前記立ち上げの際に、前記第１選択トランジスタ及び前記第３選択トランジスタはオン状態とされ、前記第２選択トランジスタ及び前記第４選択トランジスタはオフ状態とされる、
請求項５に記載の半導体記憶装置。
【請求項７】
前記第１メモリセルの前記プログラム動作において、前記ワード線の電圧の前記第４電圧への前記立ち上げの後、前記ワード線に前記第４電圧よりも高いプログラム電圧が印加される、
請求項６に記載の半導体記憶装置。
【請求項８】
前記第１メモリセルの前記プログラム動作において、前記ワード線に前記プログラム電圧が印加されている期間、前記第３選択トランジスタは、オフ状態とされる、
請求項７に記載の半導体記憶装置。
【請求項９】
第１選択トランジスタと第１メモリセルと第２選択トランジスタとが直列に接続された第１ストリングと、
第３選択トランジスタと第２メモリセルと第４選択トランジスタとが直列に接続された第２ストリングと、
前記第１メモリセルのゲート及び前記第２メモリセルのゲートに共通に接続されたワード線と、
前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、
前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
前記第３選択トランジスタのゲートに接続された第３選択ゲート線と、
前記第４選択トランジスタのゲートに接続された第４選択ゲート線と、
前記第１選択トランジスタに接続された第１ビット線と、
前記第３選択トランジスタに接続された第２ビット線と、
前記第２選択トランジスタに接続された第１ソース線と、
前記第４選択トランジスタに接続された第２ソース線と
を備え、
前記第１メモリセルの読み出し動作又はベリファイ動作において、前記ワード線の電圧の第１電圧への立ち上げの際に、前記第１ソース線に第２電圧が印加され、前記第２ソース線に前記第２電圧より高い第３電圧が印加される、
半導体記憶装置。
【請求項１０】
前記第１メモリセルの前記読み出し動作又は前記ベリファイ動作において、前記ワード線の電圧の前記第１電圧への前記立ち上げの際に、前記第１選択トランジスタ及び前記第３選択トランジスタはオフ状態とされ、前記第２選択トランジスタ及び前記第４選択トランジスタはオン状態とされ、
前記ワード線の電圧の前記第１電圧への前記立ち上げの後、前記第１メモリセルからのデータの読み出しの際に、前記第１選択トランジスタはオン状態とされ、前記第４選択トランジスタはオフ状態とされる、
請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１１８９３３５号明細書
米国特許出願公開第２０１９／００４３８６８号明細書
米国特許第１１２１１３２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、処理能力を向上した半導体記憶装置を提供できる。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１選択トランジスタと第１メモリセルと第２選択トランジスタとが直列に接続された第１ストリングと、第３選択トランジスタと第２メモリセルと第４選択トランジスタとが直列に接続された第２ストリングと、第１メモリセルのゲート及び第２メモリセルのゲートに共通に接続されたワード線と、第１選択トランジスタのゲートに接続された第１選択ゲート線と、第２選択トランジスタのゲートに接続された第２選択ゲート線と、第３選択トランジスタのゲートに接続された第３選択ゲート線と、第４選択トランジスタのゲートに接続された第４選択ゲート線と、第１選択トランジスタに接続された第１ビット線と、第３選択トランジスタに接続された第２ビット線と、を含む。第１メモリセルの読み出し動作又はベリファイ動作において、ワード線の電圧の第１電圧への立ち上げの際に、第１ビット線に第２電圧が印加され、第２ビット線に第２電圧より高い第３電圧が印加される。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成を示す平面図である。
図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成を示す斜視図である。
図４は、第１実施形態に係る半導体記憶装置の備えるアレイチップ１０ａ及び１０ｂ並びに回路チップ２０の配置を示す断面図である。
図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１１ａ及び１１ｂ並びに回路チップ２０の配置を示す斜視図である。
図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１１ｂのセル部及びＷＬＳＧ接続部の平面図である。
図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１１ａのセル部及びＷＬＳＧ接続部の平面図である。
図８は、図６及び図７のＡ１－Ａ２線に沿った断面図である。
図９は、図６及び図７のＢ１－Ｂ２線に沿った断面図である。
図１０は、図６及び図７のＣ１－Ｃ２線に沿った断面図である。
図１１は、図６及び図７のＤ１－Ｄ２線に沿った断面図である。
図１２は、第１実施形態に係る半導体記憶装置の備えるデータレジスタ及びセンスアンプのブロック図である。
図１３は、第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。
図１４は、第１実施形態に係る半導体記憶装置の読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。
図１５は、図１４の時刻ｔ１～ｔ２の期間におけるＮＡＮＤストリングの状態を示す図である。
図１６は、カップリング有無によるワード線ＷＬの電圧上昇の違いを示す例図である。
図１７は、第１実施形態に係る半導体記憶装置のプログラム動作における各配線及び信号の電圧を示すタイミングチャートである。
図１８は、図１７の時刻ｔ０～ｔ１の期間におけるＮＡＮＤストリングの状態を示す図である。
図１９は、第２実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
図２０は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成を示す平面図である。
図２１は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成を示す斜視図である。
図２２は、第２実施形態に係る半導体記憶装置の備えるアレイチップ１０ａ及び１０ｂ並びに回路チップ２０の配置を示す断面図である。
図２３は、第２実施形態に係る半導体記憶装置の読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。
図２４は、図２３の時刻ｔ１～ｔ２の期間におけるメモリセルアレイ１１ｂの１つのＮＡＮＤストリングの状態を示す図である。
図２５は、第２実施形態に係る半導体記憶装置のプログラム動作における各配線及び信号の電圧を示すタイミングチャートである。
図２６は、図２５の時刻ｔ０～ｔ１の期間におけるＮＡＮＤストリングの状態を示す図である。
図２７は、第２実施形態の第１変形例に係る半導体記憶装置の読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。
図２８は、図２７の時刻ｔ１～ｔ２の期間におけるメモリセルアレイ１１ｂの１つのＮＡＮＤストリングの状態を示す図である。
図２９は、第２実施形態の第２変形例に係る半導体記憶装置のプログラム動作における各配線及び信号の電圧を示すタイミングチャートである。
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。重複説明は不要な場合には省略する場合がある。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、発明の要旨を逸脱しない範囲において、種々の変更を加えることができる。これら実施形態やその変形は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０００８】
１．第１実施形態
まず、第１実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１構成
１．１．１半導体記憶装置の全体構成
まず、図１を参照して、半導体記憶装置１の全体構成の一例について説明する。図１は、半導体記憶装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
【００１０】
半導体記憶装置１は、例えば、三次元積層型ＮＡＮＤ型フラッシュメモリである。三次元積層型ＮＡＮＤ型フラッシュメモリは、半導体基板上に三次元に配置された複数の不揮発性のメモリセルトランジスタを含む。
（【００１１】以降は省略されています）

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