特許ウォッチ

公開番号2024134120
公報種別公開特許公報(A)
公開日2024-10-03
出願番号2023044238
出願日2023-03-20
発明の名称記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/08 20060101AFI20240926BHJP(情報記憶)
要約【課題】メモリセルトランジスタの劣化を抑制する
【解決手段】実施形態の記憶装置は、第1及び第2ストリング、第1及び第2配線、及び制御回路を含む。第1及び第2ストリングは、それぞれ第1及び第2メモリセルトランジスタを含む。第1及び第2配線は、それぞれ第1及び第2ストリングの一端に接続される。制御回路は、第1及び第2メモリセルトランジスタに書き込み動作を実行する。書き込み動作は、第1及び第2動作を含む。第1動作は、第1及び第2ストリングの一端から他端へと電流を流す。第2動作は、第1動作の後に、第1及び第2メモリセルトランジスタのゲートに第1電圧を供給する。第1動作において第1ストリングには電流が流れ、第2ストリングには電流が流れなかった場合、第2動作の間、第1配線に、第1電圧よりも低い第2電圧が印加され、第2配線に、第2電圧よりも高く第1電圧よりも低い第3電圧が印加される。
【選択図】図7
特許請求の範囲【請求項１】
直列に接続された第１メモリセルトランジスタを含んだ第１ストリングと
直列に接続された第２メモリセルトランジスタを含んだ第２ストリングと、
前記第１ストリングの一端に接続された第１配線と、
前記第２ストリングの一端に接続された第２配線と、
前記第１ストリングの他端及び前記第２ストリングの他端に接続された第３配線と、
前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタに書き込み動作を実行する制御回路と、を備え、
前記書き込み動作は、
前記第１ストリング及び前記第２ストリングの一端から他端へと電流を流す制御を含んだ第１動作と、
前記第１動作の後に、前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタのゲートに第１電圧を印加する制御を含んだ第２動作と、を含み、
前記第１動作において前記第１ストリングには電流が流れるとともに前記第２ストリングには電流が流れない場合、前記第２動作の間、前記第１配線に、前記第１電圧より低い第２電圧が印加され、前記第２配線に、前記第２電圧よりも高く前記第１電圧よりも低い第３電圧が印加される、
記憶装置。
続きを表示（約 1,800 文字）【請求項２】
前記第２動作が実行されると、
前記第１メモリセルトランジスタには、データの書き込みが行われ、
前記第２メモリセルトランジスタには、データの書き込みが行われない、
請求項１に記載の記憶装置。
【請求項３】
前記第１電圧は、前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタの閾値電圧を上昇させる大きさの電圧である、
請求項１に記載の記憶装置。
【請求項４】
前記第２電圧は、接地電圧である、
請求項１に記載の記憶装置。
【請求項５】
前記第１動作の間、
前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタのゲート電極には前記第１電圧よりも低い第４電圧が印加され、
前記第１配線及び前記第２配線には第５電圧が印加され、
前記第３配線には前記第２電圧が印加され、
前記第４電圧は、前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタをオンさせる大きさの電圧であり、
前記第５電圧は、前記第２電圧よりも高い、
請求項１に記載の記憶装置。
【請求項６】
前記第１ストリングは、
前記直列に接続された第１メモリセルトランジスタの一端と、前記第１配線との間に接続された第１トランジスタと、
前記直列に接続された第１メモリセルトランジスタの一端と、前記第３配線との間に接続された第２トランジスタと、
を更に含み、
前記第２ストリングは、
前記直列に接続された第２メモリセルトランジスタの一端と、前記第２配線との間に接続された第３トランジスタと、
前記直列に接続された第２メモリセルトランジスタの一端と、前記第３配線との間に接続された第４トランジスタと、
を更に含み、
前記第２動作の間、
前記第１トランジスタ及び前記第３トランジスタのゲート電極には第６電圧が印加され、
前記第２トランジスタ及び前記第４トランジスタのゲート電極には前記第２電圧が印加され、
請求項１に記載の記憶装置。
【請求項７】
前記第１動作の間、
前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタのゲート電極には前記第１電圧よりも低い第４電圧が印加され、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタのゲート電極には第７電圧が印加され、
前記第１配線及び前記第２配線には第５電圧が印加され、
前記第３配線には前記第２電圧が印加され、
前記第４電圧は、前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタをオンさせる大きさの電圧であり、
前記第５電圧は、前記第２電圧よりも高い、
前記第７電圧は、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタをオンさせる大きさの電圧である、
請求項６に記載の記憶装置。
【請求項８】
前記第１配線に接続された第１ラッチ回路と、
前記第２配線に接続された第２ラッチ回路と、
を更に備え、
前記第１ラッチ回路は、前記第１動作の結果に基づいて、第１情報を保持し、
前記第２ラッチ回路は、前記第１動作の結果に基づいて、第２情報を保持する、
請求項１に記載の記憶装置。
【請求項９】
前記第１動作において前記第１ストリングに電流が流れるとともに前記第２ストリングに電流が流れない場合、
前記第１ラッチ回路は、第１値を有する前記第１情報を保持し、
前記第２ラッチ回路は、前記第１値と異なる第２値を有する前記第２情報を保持する、
請求項８に記載の記憶装置。
【請求項１０】
前記第２動作の間、
前記第１情報に基づいて、前記第１配線に、前記第２電圧が印加され、
前記第２情報に基づいて、前記第２配線に、前記第３電圧が印加される、
請求項９に記載の記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、記憶装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１０７６８２２２号明細書
米国特許第１１４２２７３６号明細書
米国特許第１０９７８１６０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルトランジスタの劣化を抑制する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１ストリング、第２ストリング、第１配線、第２配線、第３配線、及び制御回路を含む。第１ストリングは、直列に接続された第１メモリセルトランジスタを含む。第２ストリングは、直列に接続された第２メモリセルトランジスタを含む。第１配線は、第１ストリングの一端に接続される。第２配線は、第２ストリングの一端に接続される。第３配線は、第１ストリングの他端及び第２ストリングの他端に接続される。制御回路は、第１メモリセルトランジスタ及び第２メモリセルトランジスタに書込み動作を実行する。書込み動作は、第１動作及び第２動作を含む。第１動作は、第１ストリング及び第２ストリングの一端から他端へと電流を流す制御を含む。第２動作は、第１動作の後に、第１メモリセルトランジスタ及び第２メモリセルトランジスタのゲートに第１電圧を印加する制御を含む。第１動作において第１ストリングには電流が流れるととおに第２ストリングには電流が流れない場合、第２動作の間、第１配線に、第１電圧より低い第２電圧が印加され、第２配線に、第２電圧よりも高く第１電圧よりも低い第３電圧が印加される。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係る記憶装置を含むメモリシステムの構成要素及び構成要素の接続、並びに関連する要素の例を示す。
図２は、第１実施形態に係る記憶装置のブロックの構成要素及び構成要素の接続の例を示す。
図３は、第１実施形態に係る記憶装置のセンスアンプの構成要素及び構成要素の接続の例を示す。
図４は、第１実施形態に係る記憶装置のメモリセルアレイの一部の構造の例を示す。
図５は、第１実施形態に係る記憶装置のメモリセルトランジスタの閾値電圧の分布とデータのマッピングの例を示す。
図６は、第１実施形態に係る記憶装置のストリングの状態の種類の例を示す。
図７は、第１実施形態に係る記憶装置の書込み動作の例のフローを示す。
図８は、第１実施形態に係る記憶装置の一部の状態及び内部データの例を示す。
図９は、第１実施形態に係る記憶装置においてＭＨオープンリードの間に配線に印加される電圧及び内部データの例を示す。
図１０は、第１実施形態に係る記憶装置によるインヒビット処理の間の内部データを示す。
図１１は、第１実施形態に係る記憶装置によるプログラム動作の間に配線に印加される電圧及び内部データの例を示す。
図１２は、第１実施形態に係る記憶装置によるベリファイ動作の間に配線に印加される電圧及び内部データの例を示す。
図１３は、第１実施形態に係る記憶装置によるインヒビット指定データ更新の間の内部データを示す。
図１４は、第１実施形態に係る記憶装置による読出し動作の間に配線に印加される電圧、及び関連するデータの例を示す。
図１５は、第２実施形態に係る記憶装置が受け取る信号の例を示す。
図１６は、第２実施形態に係る記憶装置の書込み動作の例のフローを示す。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付される。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。
【０００８】
或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００９】
本明細書及び特許請求の範囲において「実質的に同じ」「略同じ」「略均一」は、同じであることを意図されているものの、製造技術及び（又は）測定技術の限界に起因して完全に同一ではないとともに誤差を許容することを指す。
【００１０】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。「電気的に接続されている」とは、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。
（【００１１】以降は省略されています）

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