特許ウォッチ

公開番号2024088290
公報種別公開特許公報(A)
公開日2024-07-02
出願番号2022203384
出願日2022-12-20
発明の名称記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/4091 20060101AFI20240625BHJP(情報記憶)
要約【課題】誤動作を抑制された記憶装置を提供する。
【解決手段】第1インバータ回路は、第1及び第2ノード間に接続され、第3ノードで接続された第2及び第3トランジスタを含む。第2インバータ回路は、第1及び第2ノード間に接続され、第4ノードで接続された第4及び第5トランジスタを含む。第8トランジスタは、第3トランジスタのゲートと第3ノードの間に接続される。第9トランジスタは、第5トランジスタのゲートと第4ノードの間に接続される。第1時刻に第1ノードに第1電圧が印加されるとともに第2ノードに第1電圧より低い第2電圧が印加される状態が形成される。第2時刻に第1ノードに第2及び第1電圧間の第3電圧が印加される。第3時刻に第2ノードに第2及び第1電圧間の第4電圧が印加される。第4時刻に第2ノードに第2電圧が印加される。第5時刻に第1ノードに第1電圧が印加される。
【選択図】図3

特許請求の範囲【請求項１】
キャパシタと、
第１端において前記キャパシタと接続された第１トランジスタと、
第１ノードと第２ノードとの間に接続され、第３ノードにおいて直列に接続されたｐ型の第２トランジスタとｎ型の第３トランジスタとを含んだ第１インバータ回路と、
前記第１ノードと前記第２ノードとの間に接続され、第４ノードにおいて直列に接続されたｐ型の第４トランジスタとｎ型の第５トランジスタとを含み、前記第５トランジスタのゲートは前記第１トランジスタの第２端と接続されている第２インバータ回路と、
前記第５トランジスタの前記ゲートと前記第３ノードとの間に接続された第６トランジスタと、
前記第３トランジスタのゲートと前記第４ノードとの間に接続された第７トランジスタと、
前記第３トランジスタの前記ゲートと前記第３ノードとの間に接続された第８トランジスタと、
前記第５トランジスタの前記ゲートと前記第４ノードとの間に接続された第９トランジスタと、
を備え、
第１時刻において前記第１ノードに第１電圧が印加されるとともに前記第２ノードに前記第１電圧より低い第２電圧が印加される状態が形成され、前記第１時刻の後の第２時刻において前記第１ノードに前記第２電圧と前記第１電圧との間の第３電圧が印加され、前記第２時刻の後の第３時刻において前記第２ノードに前記第２電圧と前記第１電圧との間の第４電圧が印加され、前記第３時刻の後の第４時刻において前記第２ノードに前記第２電圧が印加され、前記第４時刻の後の第５時刻において前記第１ノードに前記第１電圧が印加される、
記憶装置。
続きを表示（約 1,600 文字）【請求項２】
前記第１ノードに前記第１電圧が印加されている間かつ前記第２ノードに前記第２電圧が印加されている間、前記第８トランジスタのゲート及び前記第９トランジスタのゲートに前記第２電圧より高い第５電圧が印加され続ける、
請求項１に記載の記憶装置。
【請求項３】
前記第３時刻の後で前記第１トランジスタのゲートに前記第２電圧より高い第６電圧が印加される時刻の前に、前記第８トランジスタの前記ゲート及び前記第９トランジスタの前記ゲートに前記第２電圧が印加される、
請求項２に記載の記憶装置。
【請求項４】
前記第４時刻から前記第５時刻まで前記第６トランジスタのゲート及び前記第７トランジスタのゲートに前記第２電圧が印加される、
請求項１に記載の記憶装置。
【請求項５】
前記第５時刻の後に前記第６トランジスタの前記ゲート及び前記第７トランジスタの前記ゲートに前記第２電圧が印加され続ける、
請求項４に記載の記憶装置。
【請求項６】
前記第１ノードに前記第１電圧が印加されている間かつ前記第２ノードに前記第２電圧が印加されている間、前記第８トランジスタのゲート及び前記第９トランジスタのゲートに前記第２電圧より高い第５電圧が印加され続ける、
請求項５に記載の記憶装置。
【請求項７】
前記第３時刻の後で前記第１トランジスタのゲートに前記第２電圧より高い第６電圧が印加される時刻の前に、前記第８トランジスタの前記ゲート及び前記第９トランジスタの前記ゲートに前記第２電圧が印加される、
請求項６に記載の記憶装置。
【請求項８】
前記第３時刻の後で前記第４時刻の前の時刻から前記第５時刻まで前記第８トランジスタの前記ゲート及び前記第９トランジスタの前記ゲートに前記第２電圧が印加され続ける、
請求項６に記載の記憶装置。
【請求項９】
キャパシタと、
第１端において前記キャパシタと接続された第１トランジスタと、
第１ノードと第２ノードとの間に接続され、第３ノードにおいて直列に接続されたｐ型の第２トランジスタとｎ型の第３トランジスタとを含んだ第１インバータ回路と、
前記第１ノードと前記第２ノードとの間に接続され、第４ノードにおいて直列に接続されたｐ型の第４トランジスタとｎ型の第５トランジスタとを含み、前記第５トランジスタのゲートは前記第１トランジスタの第２端と接続されている第２インバータ回路と、
前記第５トランジスタの前記ゲートと前記第３ノードとの間に接続された第６トランジスタと、
前記第３トランジスタのゲートと前記第４ノードとの間に接続された第７トランジスタと、
前記第３トランジスタの前記ゲートと前記第３ノードとの間に接続された第８トランジスタと、
前記第５トランジスタの前記ゲートと前記第４ノードとの間に接続された第９トランジスタと、
第１電位のノードと前記第１ノードとの間の第１０トランジスタと、
前記第２ノードと前記第１電位より低い第２電位のノードとの間の第１１トランジスタと、
を備え、
第１信号及び第２信号を受け取り、
前記第２信号が遅延された第３信号を出力する遅延回路を含み、
前記第１信号、前記第２信号、及び前記第３信号に基づくレベルの第４信号を前記第１１トランジスタのゲートに印加し、
前記第１信号及び前記第２信号に基づくレベルの第５信号を前記第１０トランジスタのゲートに印加する、
制御回路、
を備える記憶装置。
【請求項１０】
前記第５信号は、前記第１信号に基づかない、
請求項９に記載の記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、概して記憶装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
記憶装置として、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。ＤＲＡＭのメモリセルは、キャパシタとトランジスタを含む。メモリセルは、キャパシタに蓄積されている電荷に基づいて、データを保持する。データ読出しの対象のメモリセルのデータに基づく電圧がセンスアンプによって増幅され、これによって、記憶されているデータが判別される。
【先行技術文献】
【特許文献】
【０００３】
米国特許第９２０２５３１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
誤動作を抑制された記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による記憶装置は、キャパシタと、第１トランジスタと、第１インバータ回路と、第２インバータ回路と、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、を含む。
【０００６】
上記第１トランジスタは、第１端において上記キャパシタと接続されている。上記第１インバータ回路は、第１ノードと第２ノードとの間に接続され、第３ノードにおいて直列に接続されたｐ型の第２トランジスタとｎ型の第３トランジスタとを含む。上記第２インバータ回路は、上記第１ノードと上記第２ノードとの間に接続され、第４ノードにおいて直列に接続されたｐ型の第４トランジスタとｎ型の第５トランジスタとを含む。上記第５トランジスタのゲートは上記第１トランジスタの第２端と接続されている。上記第６トランジスタは、上記第５トランジスタの上記ゲートと上記第３ノードとの間に接続されている。上記第７トランジスタは、上記第３トランジスタのゲートと上記第４ノードとの間に接続されている。上記第８トランジスタは、上記第３トランジスタの上記ゲートと上記第３ノードとの間に接続されている。上記第９トランジスタは、上記第５トランジスタの上記ゲートと上記第４ノードとの間に接続されている。第１時刻において上記第１ノードに第１電圧が印加されるとともに上記第２ノードに上記第１電圧より低い第２電圧が印加される状態が形成される。上記第１時刻の後の第２時刻において上記第１ノードに上記第２電圧と上記第１電圧との間の第３電圧が印加される。上記第２時刻の後の第３時刻において上記第２ノードに第２電圧と上記第１電圧との間の第４電圧が印加される。上記第３時刻の後の第４時刻において上記第２ノードに上記第２電圧が印加される。上記第４時刻の後の第５時刻において上記第１ノードに上記第１電圧が印加される。
【図面の簡単な説明】
【０００７】
第１実施形態の記憶装置の機能ブロック及び関連する構成要素を示す図。
第１実施形態のメモリセルの構成要素及び構成要素の接続を示す図。
第１実施形態のセンスアンプの一部の構成要素及び構成要素の接続を示す図。
第１実施形態の記憶装置の読出し回路の構成要素及び構成要素の接続を示す図。
第１実施形態の記憶装置のセンスアンプ制御回路の構成要素及び構成要素の接続を示す図。
第１実施形態の記憶装置のセンスアンプ制御回路中の信号の波形を時間に沿って示す図。
第１実施形態の記憶装置のいくつかの要素のデータ読出しの間の電位を時間に沿って模式的に示す図。
第１実施形態の記憶装置のセンスアンプ回路の構成要素のイコライズの間の接続を模式的に示す図。
第１実施形態の記憶装置のセンスアンプ回路の構成要素のオフセットキャンセルの間の接続を模式的に示す図。
第１実施形態の記憶装置のセンスアンプ回路の構成要素のチャージシェア及びプリセンスの間の接続を模式的に示す図。
第１実施形態の記憶装置のセンスアンプ回路の構成要素のセンスの間の接続を模式的に示す図。
参考用の記憶装置のいくつかの要素のデータ読出しの間の電位を時間に沿って模式的に示す図。
第１実施形態の記憶装置のいくつかの要素のデータ読出しの間の電位を時間に沿って模式的に示す図。
【発明を実施するための形態】
【０００８】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。
【０００９】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【００１０】
１．第１実施形態
１．１．構造（構成）
図１は、第１実施形態の記憶装置の機能ブロックを示す。記憶装置１は、データを記憶する装置である。記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、電圧生成回路１４、ロウ選択回路１５、カラム選択回路１６、書込み回路１７、読出し回路１８、及びセンスアンプ１９を含む。
（【００１１】以降は省略されています）

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