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公開番号2024073345
公報種別公開特許公報(A)
公開日2024-05-29
出願番号2023036083
出願日2023-03-09
発明の名称メモリデバイス
出願人旺宏電子股ふん有限公司
代理人個人,個人,個人
主分類G11C 8/14 20060101AFI20240522BHJP(情報記憶)
要約【課題】共通電源レール及び共通信号レールのレイアウトの複雑性を低減するメモリデバイスを提供する。
【解決手段】複数のワード線デコーディング回路領域と、複数の共通電源レールと、複数のパワードライバとを含む三次元ANDフラッシュメモリのようなメモリデバイスを提供する。ワード線デコーディング回路領域は、アレイの形に配列され、複数の絶縁領域を形成し、絶縁領域の各々は隣接するワード線デコーディング回路領域間に配置されいる。共通電源レールの各々は絶縁領域に沿って配置されている。それぞれのパワードライバは、それぞれのワード線デコーディング回路領域に対応する。パワードライバの各々は、各電源駆動回路領域と、対応する各絶縁領域との間に配置され、パワードライバの各々は、共通電力をワード線デコーディング回路領域に供給するように構成されている。
【選択図】図1
特許請求の範囲【請求項１】
複数のワード線デコーディング回路領域と、
複数の共通電源レールと、
複数のパワードライバとを具えたメモリデバイスであって、
前記複数のワード線デコーディング回路領域は、アレイの形に配列され、複数の絶縁領域を形成し、該絶縁領域の各々が、隣接する２つの前記ワード線デコーディング回路領域間に配置され、
前記複数の共通電源レールの各々が、複数の前記絶縁領域に沿って配置され、
前記複数のパワードライバのそれぞれが、前記複数のワード線デコーディング回路領域のそれぞれに対応し、前記パワードライバの各々が、各電源駆動回路領域と、対応する各前記絶縁領域との間に配置され、前記パワードライバの各々が、対応する前記共通電源レールに結合され、共通電力を前記ワード線デコーディング回路領域に供給するように構成されているメモリデバイス。
続きを表示（約 2,600 文字）【請求項２】
第１メモリセル・ブロックと、
第２メモリセル・ブロックとを更に具え、
前記第１メモリセル・ブロックは、第１の前記ワード線デコーディング回路領域、第２の前記ワード線デコーディング回路領域、及び該第１の前記ワード線デコーディング回路領域と該第２の前記ワード線デコーディング回路領域との間の第１の前記絶縁領域を覆い、
前記第２メモリセル・ブロックは、第３の前記ワード線デコーディング回路領域、第４の前記ワード線デコーディング回路領域、及び該第３の前記ワード線デコーディング回路領域と該第４の前記ワード線デコーディング回路領域との間の第２の前記絶縁領域を覆い、
前記第１のワード線デコーディング回路領域及び前記第２のワード線デコーディング回路領域は第１方向に沿って配列され、前記第３のワード線デコーディング回路領域及び前記第４のワード線デコーディング回路領域は第２方向に沿って配列され、前記第１方向は前記第２方向に平行である、請求項１に記載のメモリデバイス。
【請求項３】
複数の第１ビット線スイッチと、
複数の第１ソース線スイッチと、
複数の第２ビット線スイッチと、
複数の第２ソース線スイッチとを更に具え、
前記複数の第１ビット線スイッチは、前記アレイの第１側端の外側に当該第１側端に隣接して位置する第１設定領域内に配列され、
前記複数の第１ソース線スイッチは、前記第１設定領域の外側の第２設定領域内に配列され、
前記複数の第２ビット線スイッチは、前記アレイの第２側端の外側に当該第２側端に隣接して位置する第３設定領域内に配列され、前記第１側端は前記第２側端の反対側にあり、
前記複数の第２ソース線スイッチは、前記第３設定領域の外側の第４設定領域内に配列されている、請求項２に記載のメモリデバイス。
【請求項４】
第１のビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバと、
第２のビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバとを更に具え、
前記第１のビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバは、前記第１設定領域と共に前記第１側端に沿って配置され、複数の第１駆動信号を前記第１ビット線スイッチ及び前記第１ソース線スイッチへ送信し、
前記第２のビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバは、前記第３設定領域と共に前記第２側端に沿って配置され、複数の第２駆動信号を前記第２ビット線スイッチ及び前記第２ソース線スイッチへ送信する、請求項３に記載のメモリデバイス。
【請求項５】
前記共通電源レールの各々がＬ字形電源レールである、請求項１に記載のメモリデバイス。
【請求項６】
複数の第１伝送アレイ・ビアと、
複数の第２伝送アレイ・ビアとを更に具え、
前記複数の第１伝送アレイ・ビアは、前記アレイの第１側面上に配置され、前記共通電源レールの一部分に電気結合され、
前記複数の第２伝送アレイ・ビアは、前記アレイの第２側面上に配置され、前記共通電源レールの他の部分に電気結合されている、請求項１に記載のメモリデバイス。
【請求項７】
第１メモリセル・ブロックと、
第２メモリセル・ブロックとを更に具え、
前記第１メモリセル・ブロックは、第１メモリセル・サブブロックと第２メモリセル・サブブロックとに分割され、該第１メモリセル・サブブロック及び該第２メモリセル・サブブロックは、第１の前記ワード線デコーディング回路領域及び第２の前記ワード線デコーディング回路領域を覆い、該第１メモリセル・サブブロック及び該第２メモリセル・サブブロックは、前記第１のワード線デコーディング回路領域と前記第２のワード線デコーディング回路領域との間の第１の前記絶縁領域を露出させ、
前記第２メモリセル・ブロックは、第３メモリセル・サブブロックと第４メモリセル・サブブロックとに分割され、該第３メモリセル・サブブロック及び該第４メモリセル・サブブロックは、第３の前記ワード線デコーディング回路領域及び第４の前記ワード線デコーディング回路領域を覆い、該第３メモリセル・サブブロック及び該第４メモリセル・サブブロックは、前記第３のワード線デコーディング回路領域と前記第４のワード線デコーディング回路領域との間の第２の前記絶縁領域を露出させる、請求項１に記載のメモリデバイス。
【請求項８】
前記第１メモリセル・サブブロックに隣接して配置された複数の第１ビット線スイッチ及び複数の第１ソース線スイッチと、
前記第２メモリセル・サブブロックに隣接して配置された複数の第２ビット線スイッチ及び複数の第２ソース線スイッチと、
前記第３メモリセル・サブブロックに隣接して配置された複数の第３ビット線スイッチ及び複数の第３ソース線スイッチと、
前記第４メモリセル・サブブロックに隣接して配置された複数の第４ビット線スイッチ及び複数の第４ソース線スイッチと
を更に具えている、請求項７に記載のメモリデバイス。
【請求項９】
前記第１ビット線スイッチと前記第２ビット線スイッチとの間に配置された第１ビット線スイッチ・ドライバと、
前記第１ソース線スイッチと前記第２ソース線スイッチとの間に配置された第１ソース線スイッチ・ドライバと、
前記第３ビット線スイッチと前記第４ビット線スイッチとの間に配置された第２ビット線スイッチ・ドライバと、
前記第３ソース線スイッチと前記第４ソース線スイッチとの間に配置された第２ソース線スイッチ・ドライバと、
を更に具えている、請求項８に記載のメモリデバイス。
【請求項１０】
複数の第１伝送アレイ・ビアと、
複数の第２伝送アレイ・ビアとを更に具え、
前記複数の第１伝送アレイ・ビアは、前記第１の絶縁領域内に配置され、前記共通電源レールの一部分に電気結合され、
前記複数の第２伝送アレイ・ビアは、前記第２の絶縁領域内に配置され、前記共通電源レールの他の部分に電気結合されている、請求項７に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明はメモリデバイスに関するものであり、特に電力供給及び信号伝送の効率を改善することができるメモリデバイスに関するものである。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
関連技術の説明
三次元ＡＮＤ（アンド：論理積）型メモリデバイスでは、動作速度を向上させるために、メモリセルアレイを複数の小さいメモリセル・ブロックに分割することがある。こうした状況下では、各メモリセル・ブロックが、電力供給及びデコーディング動作を行うための共通の電源及び共通の信号を必要とする。
【０００３】
三次元ＡＮＤ型メモリのフレームワークでは、補助回路及び電圧シフタがメモリセル・ブロックの閉鎖領域内に設定されている。ビット線スイッチ及びソース線スイッチは全て各メモリセル・ブロックの上方及び下方に設定されているので、共通電源レール及び共通信号レールをレイアウトする際に、共通電源レール及び共通信号レールが、ビット線スイッチ及びソース線スイッチの配線経路とかち合うことがあり、このことは共通電源レール及び共通信号レールのレイアウトの困難性を増加させる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明はメモリデバイスに指向し、このメモリデバイスは共通電源レール及び共通信号レールのレイアウトの複雑性を低減する。
【課題を解決するための手段】
【０００５】
本発明は、三次元ＡＮＤフラッシュメモリデバイスのようなメモリデバイスを提供し、このメモリデバイスは、複数のワード線デコーディング回路領域と、複数の共通電源レールと、複数のパワードライバ（電源駆動装置）とを含む。ワード線デコーディング回路領域はアレイの形に配列され、複数の絶縁領域を形成し、絶縁領域の各々は隣接する２つのワード線デコーディング回路領域間に配置されている。共通電源レールの各々は絶縁領域に沿って配置されている。それぞれのパワードライバが、それぞれのワード線デコーディング回路領域に対応する。パワードライバの各々は、各電源駆動回路領域と、対応する各絶縁領域との間に配置され、パワードライバの各々は、対応する各共通電源レールに結合され、共通電力をワード線デコーディング回路領域に供給するように構成されている。
【発明の効果】
【０００６】
以上の説明に基づけば、本発明のメモリデバイスでは、複数のワード線デコーディング回路領域がアレイの形に配列され、絶縁領域が、全ての隣接する２つのワード線デコーディング回路領域間に形成されている。このようにして、共通電源レールを上記の絶縁領域内に設定することができ、このことは、共通電源レールの配線経路と他の回路の配線とがかち合うことを低減して、共通電源レールのレイアウトの複雑性を低減することができる。
【０００７】
添付した図面は、本発明の更なる理解をもたらすために含め、本明細書に組み込まれ本明細書の一部を構成する。これらの図面は本発明の実施形態を例示し、その説明と共に本発明の原理を説明する役割を果たす。
【図面の簡単な説明】
【０００８】
本発明の一実施形態によるメモリデバイスの概略図である。
本発明の他の実施形態によるメモリデバイスの構造的上面図である。
本発明の他の実施形態によるメモリデバイスの構造的概略図である。
本発明の一実施形態によるメモリデバイスの他の実現の概略図である。
本発明の他の実施形態によるメモリデバイスの概略図である。
本発明の他の実施形態によるメモリデバイスの構造的上面図である。
本発明の他の実施形態によるメモリデバイスの構造的概略図である。
図７の実施形態のメモリデバイスの伝送アレイ・ビアの実現を例示する概略図である。
【発明を実施するための形態】
【０００９】
図１を参照すれば、図１は本発明の一実施形態によるメモリデバイスの概略図である。メモリデバイス１００は、複数のワード線デコーディング回路領域１１１～１１４と、複数のレールＲＬ１～ＲＬ４と、複数のメモリセル・ブロックＭＣＡ１～ＭＣＡ２とを含む。本実施形態では、ワード線デコーディング回路領域１１１～１１４が、２×２アレイのようなアレイとして設定されている。ワード線デコーディング回路領域１１１及び１１２は（水平方向のような）第１方向に沿って設定され、ワード線デコーディング回路領域１１３及び１１４は第１方向に平行な第２方向に沿って設定されている。ワード線デコーディング回路領域１１１～１１４は複数の絶縁領域ＤＡ１～ＤＡ５を形成し、絶縁領域ＤＡ１は隣接するワード線デコーディング回路領域１１１と１１３との間に形成され；絶縁領域ＤＡ２は隣接するワード線デコーディング回路領域１１１と１１２との間に形成され；絶縁領域ＤＡ３は隣接するワード線デコーディング回路領域１１２と１１４との間に形成され；絶縁領域ＤＡ４は隣接するワード線デコーディング回路領域１１３と１１４との間に形成され；絶縁領域ＤＡ５はアレイの中心領域に形成されている。
【００１０】
レールＲＬ１～ＲＬ４は絶縁領域ＤＡ１～ＤＡ５内に配置されている。本実施形態では、レールＲＬ１～ＲＬ４を共通電源レールとすることができる。詳細には、レールＲＬ１が絶縁領域ＤＡ１、ＤＡ５及びＤＡ２に沿って配置され；レールＲＬ２が絶縁領域ＤＡ２、ＤＡ５及びＤＡ３に沿って配置され；レールＲＬ３が絶縁領域ＤＡ１、ＤＡ５及びＤＡ４に沿って配置され；レールＲＬ４は絶縁領域ＤＡ３、ＤＡ５及びＤＡ４に沿って配置することができる。レールＲＬ１～ＲＬ４の各々はＬ字形レールとすることができる。
（【００１１】以降は省略されています）

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