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公開番号2024060384
公報種別公開特許公報(A)
公開日2024-05-02
出願番号2022167716
出願日2022-10-19
発明の名称半導体集積回路及び半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類G11C 16/10 20060101AFI20240424BHJP(情報記憶)
要約【課題】高速に動作する半導体集積回路及び半導体記憶装置を提供する。
【解決手段】入力回路のアンプは、ゲートがデータ信号を入力する第1のノードに接続され、ソースが第2のノードに接続され、ドレインが第3のノードに接続された第1のPMOSトランジスタと、ゲートが参照信号を入力する第4のノードに接続され、ソースが第2のノードに接続され、ドレインが第5のノードに接続された第2のPMOSトランジスタと、電源電圧と第2のノードとの間に接続された電流源と、第3のノード及び第5のノードと接地電圧との間に接続された負荷回路と、ゲートが第1のノードに接続され、ドレインが電源電圧に接続され、ソースが第5のノードに接続された第1のNMOSトランジスタと、ゲートが第4のノードに接続され、ドレインが電源電圧に接続され、ソースが第3のノードに接続された第2のNMOSトランジスタと、を備える。
【選択図】図10A
特許請求の範囲【請求項１】
アンプを有する入力回路を備え、
前記アンプは、
電源電圧に電気的に接続された電流源と、
ゲートがデータ信号を入力する第１のノードに電気的に接続され、ソースが前記電流源に電気的に接続され、ドレインが第２のノードに電気的に接続された第１のＰＭＯＳトランジスタと、
ゲートが参照信号を入力する第３のノードに電気的に接続され、ソースが前記電流源に電気的に接続され、ドレインが第４のノードに電気的に接続された第２のＰＭＯＳトランジスタと、
前記第２のノード及び前記第４のノードと接地電圧との間に電気的に接続された負荷回路と、
ゲートが前記第１のノードに電気的に接続され、ドレインが前記電源電圧に電気的に接続され、ソースが前記第４のノードに電気的に接続された第１のＮＭＯＳトランジスタと、
ゲートが前記第３のノードに電気的に接続され、ドレインが前記電源電圧に電気的に接続され、ソースが前記第２のノードに電気的に接続された第２のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのドレインと前記電源電圧との間に電気的に接続された第１の電流制限回路と、
前記第２のＮＭＯＳトランジスタのドレインと前記電源電圧との間に電気的に接続された第２の電流制限回路と
を備える
半導体集積回路。
続きを表示（約 1,700 文字）【請求項２】
前記負荷回路は、
前記第２のノードと前記接地電圧との間に電気的に接続された第１のインピーダンスと、
前記第４のノードと前記接地電圧との間に電気的に接続された第２のインピーダンスと
を備える
請求項１記載の半導体集積回路。
【請求項３】
前記負荷回路は、
ドレインが前記第２のノードに電気的に接続され、ソースが前記接地電圧に電気的に接続され、ゲートが第５のノードに電気的に接続された第３のＮＭＯＳトランジスタと、
ドレインが前記第４のノードに電気的に接続され、ソースが前記接地電圧に電気的に接続され、ゲートが前記第５のノードに電気的に接続された第４のＮＭＯＳトランジスタと、
前記第２のノードと前記第５のノードとの間に電気的に接続された抵抗素子と、
前記第４のノードと前記第５のノードとの間に電気的に接続された抵抗素子と
を備える
請求項１記載の半導体集積回路。
【請求項４】
前記第１の電流制限回路及び前記第２の電流制限回路は、ＰＭＯＳトランジスタである
請求項１記載の半導体集積回路。
【請求項５】
前記第１の電流制限回路及び前記第２の電流制限回路は、抵抗素子である
請求項１記載の半導体集積回路。
【請求項６】
前記アンプは、
前記電源電圧と前記電流源との間に電気的に接続された第１のスイッチトランジスタと、
前記電源電圧と第１のＮＭＯＳトランジスタとの間に電気的に接続された第２のスイッチトランジスタと、
前記電源電圧と第２のＮＭＯＳトランジスタとの間に電気的に接続された第３のスイッチトランジスタと
を備える
請求項１記載の半導体集積回路。
【請求項７】
前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタと比較して、ゲート幅が小さく、
前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、前記電流源のトランジスタと比較して、ゲート幅が小さい
請求項１記載の半導体集積回路。
【請求項８】
メモリセルアレイと、
前記メモリセルアレイの周辺に設けられた請求項１記載の半導体集積回路と
を備えた半導体記憶装置。
【請求項９】
アンプを有する入力回路を備え、
前記アンプは、
接地電圧に電気的に接続された電流源と、
ゲートがデータ信号を入力する第１のノードに電気的に接続され、ソースが前記電流源に電気的に接続され、ドレインが第２のノードに電気的に接続された第１のＮＭＯＳトランジスタと、
ゲートが参照信号を入力する第３のノードに電気的に接続され、ソースが前記電流源に電気的に接続され、ドレインが第４のノードに電気的に接続された第２のＮＭＯＳトランジスタと、
前記第２のノード及び前記第４のノードと電源電圧との間に電気的に接続された負荷回路と、
ゲートが前記第１のノードに電気的に接続され、ドレインが前記接地電圧に電気的に接続され、ソースが前記第４のノードに電気的に接続された第１のＰＭＯＳトランジスタと、
ゲートが前記第３のノードに電気的に接続され、ドレインが前記接地電圧に電気的に接続され、ソースが前記第２のノードに電気的に接続された第２のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインと前記接地電圧との間に電気的に接続された第１の電流制限回路と、
前記第２のＰＭＯＳトランジスタのドレインと前記接地電圧との間に電気的に接続された第２の電流制限回路と
を備える
半導体集積回路。
【請求項１０】
メモリセルアレイと、
前記メモリセルアレイの周辺に設けられた請求項９記載の半導体集積回路と
を備えた半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体集積回路及び半導体記憶装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
複数のメモリセルを含むメモリセルアレイと、このメモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータを入力する入力回路と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２１／０３３５４０１号明細書
米国特許出願公開第２０１２／０２５０４２３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高速に動作する半導体集積回路及び半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体集積回路は、アンプを有する入力回路を備え、アンプは、電源電圧に電気的に接続された電流源と、ゲートがデータ信号を入力する第１のノードに電気的に接続され、ソースが電流源に電気的に接続され、ドレインが第２のノードに電気的に接続された第１のＰＭＯＳトランジスタと、ゲートが参照信号を入力する第３のノードに電気的に接続され、ソースが電流源に電気的に接続され、ドレインが第４のノードに電気的に接続された第２のＰＭＯＳトランジスタと、第２のノード及び第４のノードと接地電圧との間に電気的に接続された負荷回路と、ゲートが第１のノードに電気的に接続され、ドレインが電源電圧に電気的に接続され、ソースが第４のノードに電気的に接続された第１のＮＭＯＳトランジスタと、ゲートが第３のノードに電気的に接続され、ドレインが電源電圧に電気的に接続され、ソースが第２のノードに電気的に接続された第２のＮＭＯＳトランジスタと、第１のＮＭＯＳトランジスタのドレインと電源電圧との間に電気的に接続された第１の電流制限回路と、第２のＮＭＯＳトランジスタのドレインと電源電圧との間に電気的に接続された第２の電流制限回路と、を備える。
【図面の簡単な説明】
【０００６】
メモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０の構成例を示す模式的な側面図である。
メモリシステム１０の構成例を示す模式的な平面図である。
メモリダイＭＤの構成を示す模式的なブロック図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリダイＭＤの一部の構成を示す模式的な斜視図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
入出力制御回路Ｉ／Ｏの一部の構成を示す模式的なブロック図である。
入力回路２１０，２２０及び入力バッファ回路２３０の構成を示す模式的なブロック図である。
第１実施形態に係るコンパレータ２１１の構成を示す模式的な回路図である。
比較例に係るコンパレータ２１１Ｇの構成を示す模式的な回路図である。
書き込み動作におけるデータ信号の入力例を示すタイミングチャートである。
コンパレータ２１１の動作を示す波形図である。
コンパレータ２１１の動作を示す波形図である。
コンパレータ２１１の動作を示す波形図である。
第２実施形態に係るコンパレータ２１１Ａの構成を示す模式的な回路図である。
第３実施形態に係るコンパレータ２１１Ｂの構成を示す模式的な回路図である。
第４実施形態に係るコンパレータ２１１Ｃの構成を示す模式的な回路図である。
第５実施形態に係る第１のアンプ３００の構成を示す模式的な回路図である。
第６実施形態に係るコンパレータ２１１Ｄの構成を示す模式的な回路図である。
第７実施形態に係るコンパレータ２１１Ｅの構成を示す模式的な回路図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体集積回路及び半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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