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公開番号2024044809
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022150566
出願日2022-09-21
発明の名称半導体記憶装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人
主分類G11C 7/22 20060101AFI20240326BHJP(情報記憶)
要約【課題】記憶容量が異なる2種類の記憶回路に読出し配線が共通に接続されていても、読み出し不良を低減しつつ、読み出し速度の低下を改善することが可能な半導体記憶装置を提供する。
【解決手段】一実施形態係る半導体記憶装置は、第1記憶回路と、記憶容量が第1記憶回路よりも小さい第2記憶回路と、第1記憶回路および第2記憶回路に共通に接続される読出し配線と、第1記憶回路から読出し配線を介して入力された第1ビット信号または第2記憶回路から読出し配線を介して入力された第2ビット信号の電圧と、基準電圧とを比較するセンスアンプと、第1ビット信号と第2ビット信号に応じて、センスアンプの動作タイミングと、基準電圧との少なくとも一方を変化させる読出し調整回路と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
第１記憶回路と、
記憶容量が前記第１記憶回路よりも小さい第２記憶回路と、
前記第１記憶回路および前記第２記憶回路に共通に接続される読出し配線と、
前記第１記憶回路から前記読出し配線を介して入力された第１ビット信号または前記第２記憶回路から前記読出し配線を介して入力された第２ビット信号の電圧と、基準電圧とを比較するセンスアンプと、
前記第１ビット信号と前記第２ビット信号に応じて、前記センスアンプの動作タイミングと、前記基準電圧との少なくとも一方を変化させる読出し調整回路と、
を備える半導体記憶装置。
続きを表示（約 2,300 文字）【請求項２】
前記読出し調整回路が、
クロック信号に対して前記動作タイミングを第１時間遅延させる第１遅延回路と、
前記クロック信号に対して前記動作タイミングを前記第１時間よりも短い第２時間遅延させる第２遅延回路と、
前記センスアンプに前記第１ビット信号が入力されるときに前記第１遅延回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２遅延回路を選択する第１選択回路と、
を有する、請求項１に記載の半導体記憶装置。
【請求項３】
前記読出し調整回路が、
第１基準電圧を出力する第１電源回路と、
前記第１基準電圧よりも低い第２基準電圧を出力する第２電源回路と、
前記センスアンプに前記第１ビット信号が入力されるときに前記第１電源回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２電源回路を選択する第２選択回路と、
を有する、請求項１に記載の半導体記憶装置。
【請求項４】
前記読出し調整回路が、
クロック信号に対して前記動作タイミングを第１時間遅延させる第１遅延回路と、
前記クロック信号に対して前記動作タイミングを前記第１時間よりも短い第２時間遅延させる第２遅延回路と、
前記センスアンプに前記第１ビット信号が入力されるときに前記第１遅延回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２遅延回路を選択する第１選択回路と、
第１基準電圧を出力する第１電源回路と、
前記第１基準電圧よりも低い第２基準電圧を出力する第２電源回路と、
前記センスアンプに前記第１ビット信号が入力されるときに前記第１電源回路を選択し、前記センスアンプに前記第２ビット信号が入力されるときに前記第２電源回路を選択する第２選択回路と、
を有する、請求項１に記載の半導体記憶装置。
【請求項５】
前記第２選択回路が、
互いに直列に接続された複数のインバータと、
前記センスアンプの接続先を、前記第１電源回路または前記第２電源回路に切り替えるスイッチング素子と、
一端が前記センスアンプの入力端子に接続され、他端が接地された第１容量素子と、
一端が前記複数のインバータの中で中段のインバータに接続され、他端が前記入力端子に接続された第２容量素子と、を含み、
前記スイッチング素子は、前記複数のインバータの中で前記中段のインバータよりも後段のインバータに接続され、
前記第２容量素子の容量値は、前記第１容量素子の容量値よりも小さい、請求項３または４に記載の半導体記憶装置。
【請求項６】
前記第２選択回路が、
互いに直列に接続された複数のインバータと、
前記センスアンプの接続先を、前記第１電源回路または前記第２電源回路に切り替えるスイッチング素子と、
一端が前記センスアンプの入力端子に接続され、他端が接地された第１容量素子と、
一端が前記複数のインバータの中で最後段のインバータの出力端子に接続され、他端が前記入力端子に接続された第２容量素子と、を含み、
前記スイッチング素子は、前記複数のインバータの中で前記最後段のインバータよりも前段のインバータの出力端子に接続され、
前記第２容量素子の容量値は、前記第１容量素子の容量値よりも小さい、請求項３または４に記載の半導体記憶装置。
【請求項７】
前記第２選択回路が、
互いに直列に接続された複数のインバータと、
前記センスアンプの接続先を、前記第１電源回路または前記第２電源回路に切り替えるスイッチング素子と、
一端が前記センスアンプの入力端子に接続され、他端が接地された第１容量素子と、
一端が前記複数のインバータの中で最後段のインバータの出力端子に接続され、他端が前記入力端子に接続された第２容量素子と、を含み、
前記スイッチング素子は、前記最後段のインバータの前記出力端子に接続され、
前記第２容量素子の容量値は、前記第１容量素子の容量値よりも小さい、請求項３または４に記載の半導体記憶装置。
【請求項８】
前記第２選択回路が、
互いに直列に接続された複数のインバータと、
前記センスアンプの接続先を、前記第１電源回路または前記第２電源回路に切り替えるスイッチング素子と、
一端が前記センスアンプの入力端子に接続され、他端が接地された第１容量素子と、
一端が前記複数のインバータの中で最後段のインバータの出力端子に接続され、他端が前記入力端子に接続された第２容量素子と、
前記スイッチング素子を駆動する駆動回路と、を含み、
前記駆動回路は、入力信号がローレベルからハイレベルへ、またはハイレベルからローレベルへ変化した時点で前記スイッチング素子が前記第１電源回路および前記第２電源回路のいずれも非選択の非選択状態となるように制御し、かつ、前記駆動回路は、前記スイッチング素子が非選択期間中に前記入力信号を遅延させた遅延信号がローレベルからハイレベルへ、またはハイレベルからローレベルへと変化し、前記遅延信号が変化した後に前記スイッチング素子が、前記第１電源回路または前記第２電源回路を選択する選択状態となるように制御し、
前記第２容量素子の容量値は、前記第１容量素子の容量値よりも小さい、請求項３または４に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
半導体記憶装置には、記憶容量（サイズ）が異なる２種類の記憶回路と、センスアンプとが設けられているタイプがある。このセンスアンプは、各記憶回路の出力信号の電圧を基準電圧と比較した結果に基づいて、出力信号に示されたビット値（０、１）を判定する。
【０００３】
上記のような半導体記憶装置において、各記憶回路の出力信号を共通の配線で読み出すと、記憶容量の違いによって、信号波形が記憶回路間で異なる場合がある。そのため、記憶容量が大きい方の記憶回路に基づいて基準電圧が設定されていると、例えば、センスアンプが、記憶容量が小さい方の記憶回路のビット値を誤って読み出す可能性がある。
【０００４】
その一方で、記憶容量が小さい方の記憶回路に基づいて基準電圧が設定されていると、センスアンプの動作が遅延するため、ビット値の読み出し速度の低下を招く可能性がある。
【先行技術文献】
【特許文献】
【０００５】
特開２０００－１５６０８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、記憶容量が異なる２種類の記憶回路に読出し配線が共通に接続されていても、読み出し不良を低減しつつ、読み出し速度の低下を改善することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
一実施形態に係る半導体記憶装置は、第１記憶回路と、記憶容量が第１記憶回路よりも小さい第２記憶回路と、第１記憶回路および第２記憶回路に共通に接続される読出し配線と、第１記憶回路から読出し配線を介して入力された第１ビット信号または第２記憶回路から読出し配線を介して入力された第２ビット信号の電圧と、基準電圧とを比較するセンスアンプと、第１ビット信号と第２ビット信号に応じて、センスアンプの動作タイミングと、基準電圧との少なくとも一方を変化させる読出し調整回路と、を備える。
【図面の簡単な説明】
【０００８】
第１実施形態に係る半導体記憶装置の概略的な構成を示すブロック図である。
第１記憶回路の概略的な回路構成を示す図である。
第１読出し調整回路の回路構成の一例を示す図である。
比較例に係る半導体記憶装置の概略的な構成を示すブロック図である。
比較例に係る半導体記憶装置の読み出し動作のタイミングチャートである。
第１実施形態に係る半導体記憶装置の読み出し動作のタイミングチャートである。
第２実施形態に係る半導体記憶装置の概略的な構成を示すブロック図である。
第２実施形態に係る半導体記憶装置の読み出し動作のタイミングチャートである。
第３実施形態に係る半導体記憶装置の概略的な構成を示すブロック図である。
第３実施形態に係る半導体記憶装置の読み出し動作のタイミングチャートである。
第１変形例に係る第２選択回路の構成を示すブロック図である。
第１変形例に係る第２選択回路の選択動作のタイミングチャートである。
第２変形例に係る第２選択回路の構成を示すブロック図である。
第３変形例に係る第２選択回路の構成を示すブロック図である。
第４変形例に係る第２選択回路の構成を示すブロック図である。
第４変形例に係る第２選択回路の選択動作のタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略的な構成を示すブロック図である。図１に示す半導体記憶装置１は、記憶部１０と、センスアンプ２０と、電源回路３０と、第１読出し調整回路４０と、を備える。
（【００１１】以降は省略されています）

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