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公開番号2024043938
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022149189
出願日2022-09-20
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/34 20060101AFI20240326BHJP(情報記憶)
要約【課題】パトロール動作に要する時間を短縮することができるメモリシステムを提供する。
【解決手段】実施形態のメモリシステムは、複数のメモリセルを含むセルユニットと、複数のメモリセルを制御する制御回路16とを備える半導体メモリ10と、半導体メモリ10を制御するメモリコントローラ20とを備える。制御回路16は、セルユニットに対して1つ以上の読み出し電圧を用いて読み出し動作を実行し、読み出し動作によって第1データを取得し、第1データに基づいて、第1データよりデータサイズが小さい第2データを取得し、第2データをメモリコントローラ20に送信する。メモリコントローラ20は、第2データに基づいてセルユニットに書き込まれたページデータを書き直すか否かを判断する。
【選択図】図8
特許請求の範囲【請求項１】
複数のメモリセルを含むセルユニットと、前記複数のメモリセルを制御する制御回路と、を備える半導体メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記制御回路は、
前記セルユニットに対して１つ以上の読み出し電圧を用いて読み出し動作を実行し、
前記読み出し動作によって第１データを取得し、
前記第１データに基づいて、前記第１データよりデータサイズが小さい第２データを取得し、
前記第２データを前記コントローラに送信し、
前記コントローラは、前記第２データに基づいて前記セルユニットに書き込まれたページデータを書き直すか否かを判断する、
メモリシステム。
続きを表示（約 2,500 文字）【請求項２】
前記制御回路は、前記読み出し動作において、前記セルユニットに対して複数の読み出し電圧を用いて読み出しを実行する、
請求項１に記載のメモリシステム。
【請求項３】
前記制御回路は、前記読み出し動作において、前記セルユニットに対して第１、第２、第３、及び第４読み出し電圧を用いて読み出しを実行することにより前記第１、第２、第３、及び第４読み出し電圧にそれぞれ対応する前記第１データを取得し、前記第２読み出し電圧は前記第１読み出し電圧よりも高く、前記第３読み出し電圧は前記第２読み出し電圧よりも高く、前記第４読み出し電圧は前記第３読み出し電圧よりも高く、前記第１データは、前記第１、第２、第３、及び第４読み出し電圧を用いた前記読み出し動作によって、それぞれオン状態となるメモリセルの第１、第２、第３、及び第４メモリセル数を含み、
前記制御回路は、前記第１、第２、第３、及び第４読み出し電圧と、前記第１、第２、第３、及び第４メモリセル数とに基づいて第１、第２、第３、及び第４差分点をそれぞれ取得し、
前記第１差分点は、前記第１読み出し電圧と前記第２読み出し電圧との相加平均である第１平均値と、前記第２メモリセル数と前記第１メモリセル数との差分である第１値とで表され、
前記第２差分点は、前記第２読み出し電圧と前記第３読み出し電圧との相加平均である第２平均値と、前記第３メモリセル数と前記第２メモリセル数との差分である第２値とで表され、
前記第３差分点は、前記第３読み出し電圧と前記第４読み出し電圧との相加平均である第３平均値と、前記第４メモリセル数と前記第３メモリセル数との差分である第３値とで表され、
前記制御回路は、前記第１差分点、前記第２差分点、及び前記第３差分点を通る近似曲線の極小値に基づいて前記第２データを取得する、
請求項１に記載のメモリシステム。
【請求項４】
前記近似曲線は２次関数によって算出される、
請求項３に記載のメモリシステム。
【請求項５】
前記制御回路は、前記読み出し動作において、前記セルユニットに対して第１、第２、及び第３読み出し電圧を用いて読み出しを実行することにより前記第１、第２、及び第３読み出し電圧にそれぞれ対応する前記第１データを取得し、前記第２読み出し電圧は前記第１読み出し電圧よりも高く、前記第３読み出し電圧は前記第２読み出し電圧よりも高く、前記第１データは、前記第１、第２、及び第３読み出し電圧を用いた前記読み出し動作によって、それぞれオン状態となるメモリセルの第１、第２、及び第３メモリセル数を含み、
前記制御回路は、前記第１、第２、及び第３読み出し電圧と、前記第１、第２、及び第３メモリセル数とに基づいて第１、第２、及び第３差分点をそれぞれ取得し、
前記第１差分点は、前記第１読み出し電圧と前記第２読み出し電圧との相加平均である第１平均値と、前記第２メモリセル数と前記第１メモリセル数との差分である第１差分値とで表され、
前記第２差分点は、前記第２読み出し電圧と前記第３読み出し電圧との相加平均である第２平均値と、前記第３メモリセル数と前記第２メモリセル数との差分である第２差分値とで表され、
横軸に閾値電圧を表し縦軸にメモリセル数を表した場合に、前記第１差分点、前記第２差分点、前記第１平均値に対応する第１閾値電圧、及び前記第２平均値に対応する第２閾値電圧の４点を結ぶ四角形の対角線の交点で表される第１交点を、前記制御回路は算出し、前記制御回路は、前記第１交点に対応するメモリセルの数を前記第２データとする、
請求項１に記載のメモリシステム。
【請求項６】
前記複数のメモリセルのそれぞれは、複数の閾値電圧に応じて異なる値のデータを記憶するように構成され、
前記制御回路は、前記複数の閾値電圧のうちの最も電圧が高い第１閾値電圧以上の閾値電圧を有するメモリセルが記憶する第３データと、前記第１閾値電圧未満の閾値電圧を有するメモリセルが記憶する第４データとを判定する第１読み出し電圧を設定し、
前記制御回路は、前記読み出し動作において、前記セルユニットに対して前記第１読み出し電圧を用いて読み出しを実行することにより前記第１読み出し電圧に対応する前記第１データを取得し、前記第１データは、前記第１読み出し電圧を用いた前記読み出し動作によってオフ状態となったメモリセルの第１メモリセル数を含み、
前記制御回路は、前記セルユニットに含まれる前記複数のメモリセルの数に占める前記第１メモリセル数の割合を算出し、前記割合に基づいて前記第２データを取得する、
請求項１に記載のメモリシステム。
【請求項７】
前記コントローラは、前記第２データが第１閾値より大きいとき、前記セルユニットに書き込まれた前記ページデータの書き直しを実行し、前記第２データが前記第１閾値以下であるとき、前記セルユニットに書き込まれた前記ページデータの書き直しを実行しない、
請求項１に記載のメモリシステム。
【請求項８】
前記複数のメモリセルのそれぞれは、複数の閾値電圧に応じて異なる値のデータを記憶するように構成され、前記読み出し電圧は、前記複数の閾値電圧のうちの隣り合う２つの閾値電圧を有するメモリセルが記憶する異なるデータを判定する電圧である、
請求項１に記載のメモリシステム。
【請求項９】
前記半導体メモリは、前記セルユニットに含まれる前記複数のメモリセルに接続されたワード線をさらに備える、
請求項１に記載のメモリシステム。
【請求項１０】
前記第２データは、前記セルユニットに対して前記読み出し動作を実行した場合に、前記読み出し動作で得られたページデータに含まれる誤りビット数に関する値に相関がある値である、
請求項１乃至９のいずれかに記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
不揮発性の半導体メモリとして、例えば、メモリセルが二次元あるいは三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリと、ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラとにより、メモリシステムが構成される。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２１／００２６７２８号明細書
米国特許出願公開第２０１８／０２７６０７３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パトロール動作に要する時間を短縮することができるメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態のメモリシステムは、複数のメモリセルを含むセルユニットと、前記複数のメモリセルを制御する制御回路と、を備える半導体メモリと、前記半導体メモリを制御するコントローラと、を具備し、前記制御回路は、前記セルユニットに対して１つ以上の読み出し電圧を用いて読み出し動作を実行し、前記読み出し動作によって第１データを取得し、前記第１データに基づいて、前記第１データよりデータサイズが小さい第２データを取得し、前記第２データを前記コントローラに送信し、前記コントローラは、前記第２データに基づいて前記セルユニットに書き込まれたページデータを書き直すか否かを判断する。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステムの構成を示すブロック図である。
第１実施形態に係るＮＡＮＤ型フラッシュメモリチップの構成を示す図である。
第１実施形態に係るメモリセルアレイ内のブロックの回路図である。
第１実施形態に係るメモリセルアレイの断面図である。
図４ＡのＶ－Ｖ線に沿った断面図である。
第１実施形態に係るメモリセルトランジスタの取り得る閾値電圧分布とデータの関係を示す図である。
第１実施形態に係るパトロール動作を示すフローチャートである。
第１実施形態に係るパトロールリードの動作を示すフローチャートである。
第１実施形態に係るパトロール動作を示すシーケンス図である。
第１実施形態に係る誤りビット数を説明する図である。
第１実施形態に係る４点リード方式を示す図である。
第１実施形態に係る３点リード方式を示す図である。
第１実施形態に係る１点リード方式を示す図である。
第１実施形態に係る１点リード方式の他例を示す図である。
第２実施形態に係るメモリシステムの構成を示すブロック図である。
第２実施形態に係るＮＡＮＤ型フラッシュメモリチップの構成を示す図である。
第２実施形態に係るパトロール動作を示すフローチャートである。
第２実施形態に係るパトロールリードの動作を示すフローチャートである。
第２実施形態に係るパトロール動作を示すシーケンス図である。
第３実施形態に係るパトロール動作を示すフローチャートである。
第３実施形態に係る第１パトロールリードの動作を示すフローチャートである。
第３実施形態に係る第２パトロールリードの動作を示すフローチャートである。
第３実施形態に係るパトロール動作を示すシーケンス図である。
第４実施形態に係るパトロール動作を示すフローチャートである。
第４実施形態に係る第１パトロールリードの動作を示すフローチャートである。
第４実施形態に係る第２パトロールリードの動作を示すフローチャートである。
第４実施形態に係るパトロール動作を示すシーケンス図である。
第５実施形態に係るメモリシステムの構成を示すブロック図である。
第５実施形態に係るパトロール動作を示すフローチャートである。
第５実施形態に係る履歴値検査の動作を示すフローチャートである。
第５実施形態に係るパトロール動作を示すシーケンス図である。
第５実施形態に係る履歴値テーブルの一例を示す図である。
第５実施形態に係る履歴値テーブルの更新値が更新される動作を示すフローチャートである。
第５実施形態に係るトラッキング動作における２つのステートの閾値電圧分布を示す図である。
第５実施形態に係るブロックの状態が遷移する様子を示す図である。
第５実施形態に係る２つのステートの閾値電圧分布を示す図である。
第５実施形態に係る読み出し電圧の更新値と初期値の差分値と、ＦＢＣ推定値との関係を示す図である。
第６実施形態に係るパトロール動作を示すフローチャートである。
第６実施形態に係る履歴値検査の動作を示すフローチャートである。
第６実施形態に係るパトロールリードの動作を示すフローチャートである。
第６実施形態に係るパトロール動作を示すシーケンス図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
【０００８】
機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。以下では、半導体メモリとして、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．第１実施形態
第１実施形態のメモリシステムについて説明する。
【００１０】
１．１構成
１．１．１メモリシステム
まず、第１実施形態のメモリシステムの構成について説明する。図１は、第１実施形態に係るメモリシステムの構成を示すブロック図である。
（【００１１】以降は省略されています）

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