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公開番号2024037461
公報種別公開特許公報(A)
公開日2024-03-19
出願番号2022142343
出願日2022-09-07
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類G11C 16/10 20060101AFI20240312BHJP(情報記憶)
要約【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第1方向に並ぶ、第1サブメモリブロック及び第2サブメモリブロックと、第1サブメモリブロック及び第2サブメモリブロックを制御する制御回路とを備える。第1サブメモリブロックは、第1メモリセルと、第1メモリセルに接続された第1ワード線とを備える。第2サブメモリブロックは、第2メモリセルと、第2メモリセルに接続された第2ワード線とを備える。制御回路は、第1メモリセルに対する第1書込動作と第2書込動作とを実行可能に構成され、第1書込動作において、第1ワード線にプログラム電圧を印加し、第2ワード線にプログラム電圧よりも低い第1非選択書込電圧を印加し、第2書込動作において、第1ワード線にプログラム電圧を印加し、第2ワード線に第1非選択書込電圧よりも低い第2非選択書込電圧を印加する。
【選択図】図31
特許請求の範囲【請求項１】
基板と、
前記基板の表面と交差する第１方向に並ぶ、第１サブメモリブロック及び第２サブメモリブロックと、
前記第１サブメモリブロック及び前記第２サブメモリブロックを制御する制御回路と
を備え、
前記第１サブメモリブロックは、
第１メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と
を備え、
前記第２サブメモリブロックは、
第２メモリセルと、
前記第２メモリセルに電気的に接続された第２ワード線と
を備え、
前記制御回路は、
前記第１メモリセルに対する第１書込動作と、
前記第１メモリセルに対する第２書込動作と
を実行可能に構成され、
前記第１書込動作において、
前記第１ワード線にプログラム電圧を印加し、
前記第２ワード線に前記プログラム電圧よりも低い第１非選択書込電圧を印加し、
前記第２書込動作において、
前記第１ワード線に前記プログラム電圧を印加し、
前記第２ワード線に前記第１非選択書込電圧よりも低い第２非選択書込電圧を印加する
半導体記憶装置。
続きを表示（約 2,700 文字）【請求項２】
前記制御回路は、
前記第１書込動作を指示するコマンドセットを受信して前記第１書込動作を実行し、
前記第２書込動作を指示するコマンドセットを受信して前記第２書込動作を実行する
請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、
前記第１書込動作を実行する前、及び、前記第２書込動作を実行する前に、
前記第２メモリセルに対する書込前読出動作を実行し、
前記制御回路は、
前記書込前読出動作において、
前記第２ワード線に読出電圧を印加し、
前記第１ワード線に前記読出電圧よりも高い第１非選択読出電圧を印加する
請求項１記載の半導体記憶装置。
【請求項４】
前記第１サブメモリブロックは、
前記第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層に対向する第１半導体部と、
前記複数の第１導電層、及び、前記第１半導体部の間に設けられた第１電荷蓄積膜と
を備え、
前記第２サブメモリブロックは、
前記第１方向に並ぶ複数の第２導電層と、
前記第１方向に延伸し、前記複数の第２導電層に対向し、前記第１半導体部に電気的に接続された第２半導体部と、
前記複数の第２導電層、及び、前記第２半導体部の間に設けられた第２電荷蓄積膜と
を備え、
前記複数の第１導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の第２導電層のうちの一つは、前記第２ワード線として機能する
請求項１記載の半導体記憶装置。
【請求項５】
前記第１方向に延伸する半導体層を備え、
前記半導体層は、
前記第１半導体部と、
前記第２半導体部と、
前記第１サブメモリブロック及び前記第２サブメモリブロックの間に設けられ、前記第１半導体部及び前記第２半導体部に接続された第３半導体部と
を備え、
前記第１半導体部の、前記第３半導体部側の端部の、前記第１方向と交差する第２方向における幅を、第１の幅とし、
前記第２半導体部の、前記第３半導体部側の端部の、前記第２方向における幅を、第２の幅とし、
前記第３半導体部の前記第２方向の幅を第３の幅とすると、
前第３の幅は、前記第１の幅及び前記第２の幅よりも大きい
請求項４記載の半導体記憶装置。
【請求項６】
基板と、
前記基板の表面と交差する第１方向に並ぶ、第１サブメモリブロック及び第２サブメモリブロックと、
前記第１サブメモリブロック及び前記第２サブメモリブロックを制御する制御回路と、
を備え、
前記第１サブメモリブロックは、
第１メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
を備え、
前記第２サブメモリブロックは、
第２メモリセルと、
前記第２メモリセルに電気的に接続された第２ワード線と、
を備え、
前記制御回路は、
前記第１メモリセルに対する第１読出動作と、
前記第１メモリセルに対する第２読出動作と、
を実行可能に構成され、
前記第１読出動作において、
前記第１ワード線に第１読出電圧を印加し、
前記第２ワード線に前記第１読出電圧よりも高い第１非選択読出電圧を印加し、
前記第２読出動作において、
前記第１ワード線に前記第１読出電圧を印加し、
前記第２ワード線に前記第１非選択読出電圧よりも低い第２非選択読出電圧を印加する
半導体記憶装置。
【請求項７】
前記制御回路は、
前記第１読出動作を指示するコマンドセットを受信して前記第１読出動作を実行し、
前記第２読出動作を指示するコマンドセットを受信して前記第２読出動作を実行する
請求項６記載の半導体記憶装置。
【請求項８】
前記制御回路は、
前記第１読出動作を実行する前、及び、前記第２読出動作を実行する前に、
前記第２メモリセルに対する第３読出動作を実行し、
前記制御回路は、
前記第３読出動作において、
前記第２ワード線に第２読出電圧を印加し、
前記第１ワード線に前記第２読出電圧よりも高い第３非選択読出電圧を印加する
請求項６記載の半導体記憶装置。
【請求項９】
前記第１サブメモリブロックは、
前記第１方向に並ぶ複数の第１導電層と、
前記第１方向に延伸し、前記複数の第１導電層に対向する第１半導体部と、
前記複数の第１導電層、及び、前記第１半導体部の間に設けられた第１電荷蓄積膜と
を備え、
前記第２サブメモリブロックは、
前記第１方向に並ぶ複数の第２導電層と、
前記第１方向に延伸し、前記複数の第２導電層に対向し、前記第１半導体部に電気的に接続された第２半導体部と、
前記複数の第２導電層、及び、前記第２半導体部の間に設けられた第２電荷蓄積膜と
を備え、
前記複数の第１導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の第２導電層のうちの一つは、前記第２ワード線として機能する
請求項６記載の半導体記憶装置。
【請求項１０】
前記第１方向に延伸する半導体層を備え、
前記半導体層は、
前記第１半導体部と、
前記第２半導体部と、
前記第１サブメモリブロック及び前記第２サブメモリブロックの間に設けられ、前記第１半導体部及び前記第２半導体部に接続された第３半導体部と
を備え、
前記第１半導体部の、前記第３半導体部側の端部の、前記第１方向と交差する第２方向における幅を、第１の幅とし、
前記第２半導体部の、前記第３半導体部側の端部の、前記第２方向における幅を、第２の幅とし、
前記第３半導体部の前記第２方向の幅を第３の幅とすると、
前第３の幅は、前記第１の幅及び前記第２の幅よりも大きい
請求項９記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
基板と、基板の表面と交差する第１方向に基板と並ぶメモリブロックと、メモリブロックを制御する制御回路と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－９５１１号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ、第１サブメモリブロック及び第２サブメモリブロックと、第１サブメモリブロック及び第２サブメモリブロックを制御する制御回路とを備える。第１サブメモリブロックは、第１メモリセルと、第１メモリセルに電気的に接続された第１ワード線とを備える。第２サブメモリブロックは、第２メモリセルと、第２メモリセルに電気的に接続された第２ワード線とを備える。制御回路は、第１メモリセルに対する第１書込動作と、第１メモリセルに対する第２書込動作とを実行可能に構成され、第１書込動作において、第１ワード線にプログラム電圧を印加し、第２ワード線にプログラム電圧よりも低い第１非選択書込電圧を印加し、第２書込動作において、第１ワード線にプログラム電圧を印加し、第２ワード線に第１非選択書込電圧よりも低い第２非選択書込電圧を印加する。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置について説明するための模式的なブロック図である。
第１実施形態に係る半導体記憶装置について説明するための模式的な側面図である。
第１実施形態に係る半導体記憶装置について説明するための模式的な平面図である。
第１実施形態に係る半導体記憶装置について説明するための模式的なブロック図である。
第１実施形態に係る半導体記憶装置について説明するための模式的な回路図である。
第１実施形態に係る半導体記憶装置について説明するための模式的な斜視図である。
第１実施形態に係る半導体記憶装置について説明するための模式的な平面図である。
第１実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
第１実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
第１実施形態に係る半導体記憶装置の動作方法について説明するためのタイミングチャートである。
第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。
第１実施形態に係る半導体記憶装置の動作方法について説明するためのフローチャートである。
第１実施形態に係る半導体記憶装置の動作方法について説明するためのタイミングチャートである。
第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。
第１実施形態に係る半導体記憶装置の動作方法について説明するためのフローチャートである。
第１実施形態に係る半導体記憶装置の動作方法について説明するためのタイミングチャートである。
第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。
第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。
第１実施形態に係る半導体記憶装置の動作方法について説明するためのフローチャートである。
第１実施形態に係る半導体記憶装置の動作方法について説明するためのタイミングチャートである。
第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。
第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。
第１実施形態に係る半導体記憶装置の動作方法について説明するための模式的な断面図である。
比較例に係る半導体記憶装置について説明するための模式的なヒストグラムである。
第１実施形態に係る半導体記憶装置の動作方法について説明するための模式図である。
第１実施形態に係る半導体記憶装置の変形例１について説明するためのフローチャートである。
第１実施形態に係る半導体記憶装置の変形例２について説明するためのフローチャートである。
第１実施形態に係る半導体記憶装置の変形例３について説明するためのフローチャートである。
第１実施形態に係る半導体記憶装置の変形例３について説明するための模式的な断面図である。
第２実施形態に係る半導体記憶装置について説明するためのフローチャートである。
第２実施形態に係る半導体記憶装置について説明するためのタイミングチャートである。
第２実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
第２実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
比較例に係る半導体記憶装置について説明するための模式的なヒストグラムである。
第２実施形態に係る半導体記憶装置の変形例１について説明するためのフローチャートである。
第２実施形態に係る半導体記憶装置の変形例２について説明するためのフローチャートである。
第２実施形態に係る半導体記憶装置の変形例２について説明するための模式的な断面図である。
第３実施形態に係る半導体記憶装置について説明するためのフローチャートである。
第３実施形態に係る半導体記憶装置について説明するためのタイミングチャートである。
第３実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
第３実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
比較例に係る半導体記憶装置について説明するための模式的なヒストグラムである。
第３実施形態に係る半導体記憶装置の変形例について説明するためのフローチャートである。
第４実施形態に係る半導体記憶装置について説明するためのフローチャートである。
第４実施形態に係る半導体記憶装置について説明するための模式図である。
第５実施形態に係る半導体記憶装置について説明するための表である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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