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公開番号2024044141
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022149513
出願日2022-09-20
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類G11C 16/30 20060101AFI20240326BHJP(情報記憶)
要約【課題】ワード線を好適に充電することが可能な半導体記憶装置を提供する。
【解決手段】一の実施形態によれば、半導体記憶装置は、複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタのそれぞれのゲートに共通して電気的に接続されたワード線と、前記ワード線に印加される第1電圧を生成する電圧生成回路とを備える。前記電圧生成回路は、消去ベリファイ動作時と読出動作時とで、前記第1電圧を昇圧する際に、異なる昇圧波形を出力する。
【選択図】図13
特許請求の範囲【請求項１】
複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタのそれぞれのゲートに共通して電気的に接続されたワード線と、
前記ワード線に印加される第１電圧を生成する電圧生成回路とを備え、
前記電圧生成回路は、消去ベリファイ動作時と読出動作時とで、前記第１電圧を昇圧する際に、異なる昇圧波形を出力する、半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記電圧生成回路はさらに、前記消去ベリファイ動作時と書込ベリファイ動作時とで、前記第１電圧を昇圧する際に、異なる昇圧波形を出力する、請求項１に記載の半導体記憶装置。
【請求項３】
前記電圧生成回路はさらに、前記第１電圧を昇圧する際に、前記複数のメモリセルトランジスタのうちの少なくとも１つに書込が有るときと無いときとで、異なる昇圧波形を出力する、請求項１に記載の半導体記憶装置。
【請求項４】
前記電圧生成回路は、前記第１電圧の平均値が一定に維持される時間幅を、第１モードでは第１タイミングに第１幅から第２幅に増加させ、第２モードでは前記第１タイミングより早い第２タイミングに前記第１幅から前記第２幅に増加させる、請求項３に記載の半導体記憶装置。
【請求項５】
前記電圧生成回路は、前記第１電圧の昇圧開始電圧の平均値を、前記第１モードでは第１値に設定し、前記第２モードでは前記第１値より高い第２値に設定する、請求項４に記載の半導体記憶装置。
【請求項６】
前記電圧生成回路は、前記第１モードにおける前記第１電圧の昇圧開始電圧の平均値と、前記第２モードにおける前記第１電圧の昇圧開始電圧の平均値とを、同じ値に設定する、請求項４に記載の半導体記憶装置。
【請求項７】
前記電圧生成回路は、前記第１電圧の平均値が一定に維持される時間幅を、前記第１モードでは前記第１電圧の昇圧開始時から前記第１値に設定し、前記第２モードでは前記第１電圧の昇圧開始後から前記第１値に設定する、請求項４に記載の半導体記憶装置。
【請求項８】
前記電圧生成回路は、前記複数のメモリセルトランジスタのうちの少なくとも１つに書込があるか否かを判定可能な情報を、前記半導体記憶装置を制御するコントローラから取得する、請求項３に記載の半導体記憶装置。
【請求項９】
複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタのそれぞれのゲートに共通して電気的に接続されたワード線と、
前記ワード線に印加される第１電圧を生成する電圧生成回路とを備え、
前記電圧生成回路は、前記第１電圧を昇圧する際に、第１読出の後に行われる第２読出時の前記第１電圧が、前記第１読出時の前記第１電圧とは異なる態様で変化するように、前記第１電圧を昇圧させる、半導体記憶装置。
【請求項１０】
前記電圧生成回路は、前記第２読出の昇圧開始時の前記第１電圧の平均値を、前記第１読出の昇圧開始時の前記第１電圧の平均値より高く設定する、請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
半導体記憶装置内のワード線を電圧生成回路により充電する際に、電圧生成回路で消費される電流のピーク値を低減することや、充電終了を早めることが望ましい。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１０８６１５３７号公報
米国特許第９６５３１２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ワード線を好適に充電することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体記憶装置は、複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタのそれぞれのゲートに共通して電気的に接続されたワード線と、前記ワード線に印加される第１電圧を生成する電圧生成回路とを備える。前記電圧生成回路は、消去ベリファイ動作時と読出動作時とで、前記第１電圧を昇圧する際に、異なる昇圧波形を出力する。
【図面の簡単な説明】
【０００６】
第１実施形態のメモリシステムの構成を示すブロック図である。
第１実施形態のメモリセルアレイ１１の構成を示す回路図である。
第１実施形態の電圧生成回路１５の構成を示す回路図である。
第１実施形態のメモリシステムの動作例を説明するためのタイミングチャートである。
第１実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。
第１実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。
第２実施形態の電圧生成回路１５の構成を示す回路図である。
第２実施形態の電圧生成回路１５の構成を示す別の回路図である。
第２実施形態のメモリシステムの動作例を説明するためのタイミングチャートである。
第２実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。
第２実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。
第３実施形態のメモリシステムの動作例を説明するためのタイミングチャートである。
第３実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。
第３実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１～図１４において、同一の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態のメモリシステムの構成を示すブロック図である。
【０００９】
本実施形態のメモリシステムは、ＮＡＮＤメモリ１と、メモリコントローラ２とを備えている。ＮＡＮＤメモリ１は半導体記憶装置の例であり、メモリコントローラ２はコントローラの例である。ＮＡＮＤメモリ１は、メモリセルアレイ１１と、コマンドレジスタ１２と、アドレスレジスタ１３と、シーケンサ１４と、電圧生成回路１５と、ロウデコーダモジュール１６と、センスアンプモジュール１７と、温度センサ１８とを備えている。
【００１０】
ＮＡＮＤメモリ１の動作は、メモリコントローラ２により制御される。メモリコントローラ２は、不図示のホスト装置からの要求に応じて動作する。例えば、メモリコントローラ２は、ホスト装置からの読出要求に応じて、ＮＡＮＤメモリ１からのデータの読み出しを制御する。また、メモリコントローラ２は、ホスト装置からの書込要求に応じて、ＮＡＮＤメモリ１へのデータの書き込みを制御する。また、メモリコントローラ２は、ホスト装置からの消去要求に応じて、ＮＡＮＤメモリ１からのデータの消去を制御する。
（【００１１】以降は省略されています）

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