特許ウォッチ

公開番号2024048849
公報種別公開特許公報(A)
公開日2024-04-09
出願番号2022154981
出願日2022-09-28
発明の名称半導体装置及び半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G11C 29/32 20060101AFI20240402BHJP(情報記憶)
要約【課題】実装面積を低減させつつ故障検出率を向上させることができる半導体装置及び半導体記憶装置を提供する。
【解決手段】CRDラッチ群153は、第1ラッチ回路L1と、第2ラッチ回路L2と、第3ラッチ回路L3とを備える。第1ラッチ回路L1および第3ラッチ回路L3には、第2ラッチ回路L2とは信号値が反転したクロック信号が入力される。シーケンサ41は、第1制御動作として、第1ラッチ回路L1の出力端子と第2ラッチ回路L2の入力端子との接続を維持させる制御信号を第2マルチプレキサM2及び第3マルチプレキサM3に送信し、第1ラッチ回路L1と第2ラッチ回路L2とによりフリップフロップ回路を構成する。また、シーケンサ41は、第2制御動作として、第2ラッチ回路L2の出力端子と第3ラッチ回路L3の入力端子との接続を維持させる制御信号を第4マルチプレキサM4に送信し、第2ラッチ回路L2と第3ラッチ回路L3とによりフリップフロップ回路を構成する。
【選択図】図9
特許請求の範囲【請求項１】
第１クロック入力端子、第１データ入力端子及び第１データ出力端子を備える第１ラッチ回路と、
第２クロック入力端子、第２データ入力端子及び第２データ出力端子を備える第２ラッチ回路と、
第３クロック入力端子、第３データ入力端子及び第３データ出力端子を備える第３ラッチ回路と、
前記第１データ出力端子と前記第２データ入力端子との接続の有無を切り替える第１切替部と、
前記第２データ出力端子と前記第３データ入力端子との接続の有無を切り替える第２切替部と、
前記第１切替部及び前記第２切替部の切り替え動作を制御する制御回路と
を備え、
前記第１ラッチ回路の前記第１クロック入力端子、および、前記第３ラッチ回路の前記第３クロック入力端子には、第１クロック信号が入力され、
前記第２ラッチ回路の前記第２クロック入力端子には、前記第１クロック信号の信号値が反転した第２クロック信号が入力され、
前記制御回路は、
第１制御動作として、前記第１データ出力端子と前記第２データ入力端子との接続を維持させる制御信号を前記第１切替部に送信し、前記第１ラッチ回路と前記第２ラッチ回路とによりフリップフロップ回路を構成し、
第２制御動作として、前記第２データ出力端子と前記第３データ入力端子との接続を維持させる制御信号を前記第２切替部に送信し、前記第２ラッチ回路と前記第３ラッチ回路とによりフリップフロップ回路を構成する、
半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記制御回路は、前記第１制御動作として、前記第２データ出力端子と前記第３データ入力端子との接続を維持させない制御信号を前記第２切替部に送信する、
請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、前記第２制御動作として、前記第１データ出力端子と前記第２データ入力端子との接続を維持させない制御信号を前記第１切替部に送信する、
請求項１または２に記載の半導体装置。
【請求項４】
前記制御回路は、前記第１制御動作と前記第２制御動作とを交互に実行する、
請求項１に記載の半導体装置。
【請求項５】
前記第１切替部は、前記制御回路からの制御信号に基づいて、前記第１データ出力端子及び組み合わせ回路の第１回路端子のいずれか一方を前記第２データ入力端子に接続させ、
前記第２切替部は、前記制御回路からの制御信号に基づいて、前記第２データ出力端子及び前記組み合わせ回路の第２回路端子のいずれか一方を前記第３データ入力端子に接続させる、
請求項１、２、及び４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体装置の動作モードは、組み合わせ回路の出力データを出力するための通常モードと、前記組み合わせ回路の故障を検出するためのスキャンテストモードとを含み、
前記制御回路は、前記スキャンテストモードに前記第１制御動作及び前記第２制御動作を実行する、
請求項１、２、及び４のいずれか１項に記載の半導体装置。
【請求項７】
前記第１ラッチ回路の前記第１データ入力端子は、前記スキャンテストモードに前記第１ラッチ回路、前記第２ラッチ回路、または、前記第３ラッチ回路の故障の検出に用いられるテストデータを入力する第１外部端子に接続され、
前記第３ラッチ回路の前記第３データ出力端子は、前記スキャンテストモードに前記テストデータが出力される第２外部端子に接続され、前記第１外部端子から前記第１データ入力端子に入力された前記テストデータを前記第１ラッチ回路、前記第２ラッチ回路、及び、前記第３ラッチ回路を経由して前記第２外部端子に出力する、
請求項６に記載の半導体装置。
【請求項８】
前記第１ラッチ回路の前記第１データ入力端子は、前記通常モードに前記組み合わせ回路の出力端子に対して接続され、
前記第３ラッチ回路の前記第３データ出力端子は、前記第１データ入力端子から入力された前記組み合わせ回路からの出力データを前記第１ラッチ回路、前記第２ラッチ回路、及び、前記第３ラッチ回路を経由して出力する、
請求項７に記載の半導体装置。
【請求項９】
不揮発性メモリと、
前記不揮発性メモリへのデータの書き込み及び前記不揮発性メモリからのデータの読み出しを制御するメモリコントローラと、
前記不揮発性メモリに関する情報を格納する回路として、請求項１から４のいずれか一項に記載の半導体装置を含むレジスタ回路と、
を備える、
半導体記憶装置。
【請求項１０】
前記メモリコントローラ及び前記レジスタ回路が設けられている第１チップと、
前記第１チップと貼合し、前記不揮発性メモリが設けられている第２チップと、
を備える、
請求項９に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置及び半導体記憶装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置においては、特定の値を保持し続けることを目的とする保持回路として多数のフリップフロップ回路が用いられる。フリップフロップ回路は、実装面積が大きくなることから、フリップフロップ回路に代えて、ラッチ回路を用いることも考えられる。しかしながら、ラッチ回路を用いた場合、フリップフロップ回路と比較して実装面積は抑えられるものの、スキャンテストを適用できないという問題がある。すなわち、実装面積の低減とスキャンテストの適用による故障検出率の向上はトレードオフの関係にあり、それらの両立が求められている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１４２８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
開示された実施形態によれば、実装面積を低減させつつ故障検出率を向上させることができる半導体装置及び半導体記憶装置が提供される。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１クロック入力端子、第１データ入力端子及び第１データ出力端子を備える第１ラッチ回路と、第２クロック入力端子、第２データ入力端子及び第２データ出力端子を備える第２ラッチ回路と、第３クロック入力端子、第３データ入力端子及び第３データ出力端子を備える第３ラッチ回路と、前記第１データ出力端子と前記第２データ入力端子との接続の有無を切り替える第１切替部と、前記第２データ出力端子と前記第３データ入力端子との接続の有無を切り替える第２切替部と、前記第１切替部及び前記第２切替部の切り替え動作を制御する制御回路とを備え、前記第１ラッチ回路の前記第１クロック入力端子、および、前記第３ラッチ回路の前記第３クロック入力端子には、第１クロック信号が入力され、前記第２ラッチ回路の前記第２クロック入力端子には、前記第１クロック信号の信号値が反転した第２クロック信号が入力され、前記制御回路は、第１制御動作として、前記第１データ出力端子と前記第２データ入力端子との接続を維持させる制御信号を前記第１切替部に送信し、前記第１ラッチ回路と前記第２ラッチ回路とによりフリップフロップ回路を構成し、第２制御動作として、前記第２データ出力端子と前記第３データ入力端子との接続を維持させる制御信号を前記第２切替部に送信し、前記第２ラッチ回路と前記第３ラッチ回路とによりフリップフロップ回路を構成する。
【図面の簡単な説明】
【０００６】
図１は、実施形態に係るメモリシステムの構成例を示すブロック図である。
図２は、実施形態に係る半導体記憶装置の構成を示すブロック図である。
図３は、メモリセルアレイの構成を示す等価回路図である。
図４は、メモリセルアレイの構成を示す断面図である。
図５は、センスアンプユニットの回路構成を示す図である。
図６は、複数のセンスアンプユニットの配置について説明するための図である。
図７は、実施形態に係るメモリデバイスが備えるセンスアンプモジュールと、入出力回路、レジスタ、及びメモリセルアレイとの接続関係の一例を示すブロック図である。
図８は、実施形態に係るカラムの構成の一例を示すブロック図である。
図９は、実施形態に係るレジスタの一部の構成の一例を示すブロック図である。
図１０は、実施形態に係るアドレスレジスタの動作を説明するための図である。
図１１は、実施形態に係るアドレスレジスタの動作を説明するための図である。
図１２は、実施形態に係るアドレスレジスタの動作を説明するための図である。
図１３は、実施形態に係るＣＲＤラッチ群の構成の一例を示す図である。
図１４Ａは、信号ＬＡＴ＿ＳＥＬが“Ｌ”レベルである場合のＣＲＤラッチ群の動作を説明するための図である。
図１４Ｂは、信号ＬＡＴ＿ＳＥＬが“Ｌ”レベルである場合のＣＲＤラッチ群の動作を説明するための図である。
図１５Ａは、信号ＬＡＴ＿ＳＥＬが“Ｌ”レベルである場合のＣＲＤラッチ群の動作を説明するための図である。
図１５Ｂは、信号ＬＡＴ＿ＳＥＬが“Ｌ”レベルである場合のＣＲＤラッチ群の動作を説明するための図である。
図１６は、信号ＬＡＴ＿ＳＥＬが“Ｈ”レベルである場合のＣＲＤラッチ群の動作を説明するための図である。
図１７Ａは、信号ＬＡＴ＿ＳＥＬが“Ｈ”レベルである場合のＣＲＤラッチ群の動作を説明するための図である。
図１７Ｂは、信号ＬＡＴ＿ＳＥＬが“Ｈ”レベルである場合のＣＲＤラッチ群の動作を説明するための図である。
【発明を実施するための形態】
【０００７】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【０００８】
本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。尚、半導体記憶装置２は、図１のメモリシステムにおいて実際には複数設けられているのであるが、図１においてはそのうちの１つのみが図示されている。半導体記憶装置２の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。
【０００９】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
【００１０】
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号Ｒ／Ｂ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
（【００１１】以降は省略されています）

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