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公開番号2024046119
公報種別公開特許公報(A)
公開日2024-04-03
出願番号2022151313
出願日2022-09-22
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/16 20060101AFI20240327BHJP(情報記憶)
要約【課題】メモリデバイスの動作特性を向上する。
【解決手段】実施形態のメモリデバイスは、第1及び第2の信号線WL,BL間に接続されたメモリセルMCと、第1の信号線WLに接続される第1の配線DXLと、第2の信号線BLに接続される第2の配線DYLと、第1の配線DXLに接続されるプリチャージ回路142Xと、を含む。書き込みシーケンスにおいて、プリチャージ回路142Xは第1の信号線WL及び第1の配線DXLを充電し、第1の信号線WLと第2の信号線BLとの間の電位差に応じて、メモリセルMCは活性化し、充電された第1の信号線WL及び第1の配線DXLの両方の寄生容量から発生された書き込み電流IWR-APが、活性化されたメモリセルMCを介して、第1の配線DXLから第2の配線DYLへ流れる。
【選択図】図13
特許請求の範囲【請求項１】
第１の信号線と第２の信号線と間に接続されたメモリセルと、
第１のスイッチを介して前記第１の信号線に接続された第１の配線と、
第２のスイッチを介して前記第２の信号線に接続される第２の配線と、
前記第１の配線に接続される第１のプリチャージ回路と、
を具備し、
前記メモリセルに対する書き込みシーケンスにおいて、
前記第１のプリチャージ回路は、オン状態の前記第１のスイッチを介して接続された前記第１の信号線及び前記第１の配線を充電し、
前記第１の信号線と前記第２の信号線との間の電位差に応じて、前記メモリセルは、活性化し、
充電された前記第１の信号線及び前記第１の配線から発生された書き込み電流が、活性化された前記メモリセルを介して、前記第１の配線から前記第２の配線に流れる、
メモリデバイス。
続きを表示（約 2,600 文字）【請求項２】
前記メモリセルは、
磁気抵抗効果素子と、
前記第１の信号線と前記第２の信号線との間の電位差に応じて電気的にオン又はオフの動作を行い、前記磁気抵抗効果素子と直列に接続されるスイッチング素子と、
を含む、
請求項１に記載のメモリデバイス。
【請求項３】
前記第２の配線に接続された第１のシンク回路を、
さらに具備し、
前記磁気抵抗効果素子は、磁化方向が可変な第１の強磁性層と、磁化方向が不変な第２の強磁性層と、前記第１の強磁性層と前記第２の強磁性層との間の非磁性層と、を含み、
前記第２の強磁性層は、前記第１の信号線側に設けられ、
前記第１の強磁性層は、前記第２の信号線側に設けられ、
前記第１の信号線及び前記第１の配線の充電の後、前記第１のシンク回路は、前記第２の信号線から電流を引き込み、
前記第１の信号線と前記第２の信号線との間の電位差が、前記スイッチング素子の閾値電圧以上である場合、前記スイッチング素子は、オンし、
前記第１のシンク回路は、オン状態の前記スイッチング素子を介して、前記書き込み電流を引き込み、
前記書き込み電流は、前記磁気抵抗効果素子の抵抗状態における低抵抗状態から高抵抗状態への変化に応じて、低下する、
請求項２に記載のメモリデバイス。
【請求項４】
前記第１の配線に接続されたセンスアンプ回路を、
さらに具備し、
前記メモリセルに対する読み出しシーケンスにおいて、
前記第１のプリチャージ回路は、オン状態の前記第１のスイッチを介して接続された前記第１の信号線及び前記第１の配線を、充電し、
前記第１の信号線及び前記第１の配線が充電された後、前記書き込みシーケンスとは異なり、前記第１のスイッチは、オフし、
前記第１の信号線と前記第２の信号線との間の電位差に応じて、前記メモリセルは、活性化し、
充電された前記第１の信号線から発生され且つ前記書き込み電流より小さい読み出し電流が、活性化された前記メモリセルを介して、前記第１の信号線から前記第２の配線に流れ、
前記第１の信号線及び前記第２の信号線の放電によって、前記メモリセルは、非活性化し、
前記センスアンプ回路は、放電された前記第１の信号線の電位を、前記第１の配線を介して、センスする、
請求項１に記載のメモリデバイス。
【請求項５】
前記書き込みシーケンスにおいて、前記第１の信号線及び前記第１の配線が、前記メモリセルに接続され、
前記読み出しシーケンスにおいて、前記第１の信号線が、前記メモリセルに接続され、
前記書き込みシーケンスにおいて、前記第１の信号線及び前記第１の配線に含まれる第１の容量が、前記メモリセルに印加され、
前記読み出しシーケンスにおいて、前記第１の信号線に含まれる第２の容量が、前記メモリセルに印加され、
前記第２の容量は、前記第１の容量より小さい
請求項４に記載のメモリデバイス。
【請求項６】
前記書き込み電流は、前記第１の信号線及び前記第１の配線の放電による第１の放電電流であり、
前記読み出し電流は、前記第１の信号線の放電による第２の放電電流であり、
前記メモリセルに対する前記第２の放電電流の供給期間は、前記メモリセルに対する前記第１の放電電流の供給期間より短い、
請求項４に記載のメモリデバイス。
【請求項７】
前記第２の配線に接続された第１のシンク回路を、
さらに具備し、
前記メモリセルは、
記憶層と参照層とを含む磁気抵抗効果素子と、
前記第１の信号線と前記第２の信号線との間の電位差に応じてオン又はオフするスイッチング素子と、
を含み、
前記読み出しシーケンスにおいて、
前記第１の信号線及び前記第１の配線の充電の後、前記第１のシンク回路は、前記第２の信号線から電流を引き込み、
前記第１の信号線と前記第２の信号線との間の電位差が、前記スイッチング素子の閾値電圧以上である場合、前記スイッチング素子は、オンし、
前記第１のシンク回路は、オン状態の前記スイッチング素子を介して、前記第１の信号線から電流を引き込み、
前記第１の信号線と前記信号線との間の電位差が、前記スイッチング素子の前記閾値電圧より小さくなる場合、前記スイッチング素子は、オフし、
前記センスアンプ回路は、前記スイッチング素子がオフした後に、前記第１の信号線の電位をセンスする、
請求項４に記載のメモリデバイス。
【請求項８】
第３のスイッチを介して前記第１の信号線に接続された第１のゲートと、前記第１の配線に接続された第１のノードと、を含む第１のトランジスタと、
制御信号を受ける第２のゲートと、前記第１のトランジスタの第２のノードに接続された第３のノードと、接地された第４のノードと、を含む第２のトランジスタと、
をさらに具備する、請求項１に記載のメモリデバイス。
【請求項９】
前記書き込みシーケンスにおいて、
前記第２のトランジスタは、前記制御信号に基づいて、オフし、
前記第３のスイッチは、オフし、
前記メモリセルの読み出しシーケンスにおいて、
前記第２のトランジスタは、前記制御信号に基づいて、オンし、
前記第３のスイッチは、オンし、
前記第１のトランジスタは、前記第１のゲートに印加された前記第１の信号線の電位に応じて、前記第１の配線から前記第４のノードへ電流を流す、
請求項８に記載のメモリデバイス。
【請求項１０】
前記第１の配線は、第１の容量を含み、
前記第１の配線は、第２の容量を含み、
前記第１の信号線は、第３の容量を含み、
前記第２の信号線は、第４の容量を含む、
請求項１に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリデバイスに関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
可変抵抗素子（例えば、磁気抵抗効果素子）をメモリ素子として用いたメモリデバイスが、知られている。メモリデバイスの特性を向上するために、メモリデバイスに関する様々な技術の研究及び開発が、行われている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１５０４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの動作特性を向上する。
【課題を解決するための手段】
【０００５】
本実施形態のメモリデバイスは、第１の信号線と第２の信号線との間に接続されたメモリセルと、第１のスイッチを介して前記第１の信号線に接続される第１の配線と、第２のスイッチを介して前記第２の信号線に接続される第２の配線と、前記第１の配線に接続される第１のプリチャージ回路と、を含み、前記メモリセルに対する書き込みシーケンスにおいて、前記第１のプリチャージ回路は、オン状態の前記第１のスイッチを介して接続された前記第１の信号線及び前記第１の配線を充電し、前記第１の信号線と前記第２の信号線との間の電位差に応じて、前記メモリセルは、活性化し、充電された前記第１の信号線及び前記第１の配線から発生された書き込み電流が、活性化された前記メモリセルを介して、前記第１の配線から前記第２の配線に流れる。
【図面の簡単な説明】
【０００６】
第１の実施形態のメモリデバイスの構成例を示す図。
第１の実施形態のメモリデバイスの構成例を示す図。
第１の実施形態のメモリデバイスの構成例を示す図。
第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す図。
第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す図。
第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す図。
第１の実施形態のメモリデバイスのメモリセルの特性を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第２の実施形態のメモリデバイスの構成例を示す図。
第３の実施形態のメモリデバイスの構成例を示す図。
第４の実施形態のメモリデバイスの構成例を示す図。
第５の実施形態のメモリデバイスの構成例を示す図。
第６の実施形態のメモリデバイスを説明するための図。
第６の実施形態のメモリデバイスを説明するための図。
第６の実施形態のメモリデバイスを説明するための図。
第６の実施形態のメモリデバイスを説明するための図。
【発明を実施するための形態】
【０００７】
図１乃至図２３を参照して、実施形態のメモリデバイスについて、説明する。
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００９】
＜実施形態＞
（１）第１の実施形態
図１乃至図１３を参照して、第１の実施形態のメモリデバイスについて説明する。
【００１０】
（ａ）構成例
図１乃至図７を参照して、本実施形態のメモリデバイス１００の構成例について説明する。
（【００１１】以降は省略されています）

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