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公開番号2024044778
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022150519
出願日2022-09-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類G11C 16/34 20060101AFI20240326BHJP(情報記憶)
要約【課題】データの書き込みを高速化することが可能な半導体記憶装置を提供する。
【解決手段】一の実施形態によれば、半導体記憶装置は、一端がビット線に電気的に接続され、他端がソース線に電気的に接続され、複数のメモリセルを含むストリングを備える。前記複数のメモリセルのうちの隣り合う複数の第1メモリセルのそれぞれへのデータの書き込み動作は、前記ソース線側の第1メモリセルから前記ビット線側の第1メモリセルへと順に行われる。前記複数の第1メモリセルのそれぞれからのデータの読み出し動作は、前記ストリング内で前記ソース線から前記ビット線に向かう第1方向に電流が流れるように行われる。
【選択図】図7
特許請求の範囲【請求項１】
一端がビット線に電気的に接続され、他端がソース線に電気的に接続され、複数のメモリセルを含むストリングを備え、
前記複数のメモリセルのうちの隣り合う複数の第１メモリセルのそれぞれへのデータの書き込み動作は、前記ソース線側の第１メモリセルから前記ビット線側の第１メモリセルへと順に行われ、
前記複数の第１メモリセルのそれぞれからのデータの読み出し動作は、前記ストリング内で前記ソース線から前記ビット線に向かう第１方向に電流が流れるように行われる、
半導体記憶装置。
続きを表示（約 1,200 文字）【請求項２】
前記複数の第１メモリセルのそれぞれへのデータの書き込み動作は、前記ストリング内で前記第１方向に正電荷が供給されるように行われる、請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の第１メモリセルのそれぞれへのデータの書き込み動作は、ベリファイ読み出し時に前記ストリング内で前記第１方向に電流が流れるように行われる、請求項１に記載の半導体記憶装置。
【請求項４】
前記ストリングは、前記複数の第１メモリセルを含む第１部分と、隣り合う複数の第２メモリセルを含み、前記第１部分に対し前記ソース線側に位置する第２部分とを含む、請求項１に記載の半導体記憶装置。
【請求項５】
前記第１部分はさらに、ドレイン側選択トランジスタを含み、
前記第２部分はさらに、ソース側選択トランジスタを含み、
前記第１メモリセルおよび前記第２メモリセルは、前記ドレイン側選択トランジスタと前記ソース側選択トランジスタとの間に設けられている、
請求項４に記載の半導体記憶装置。
【請求項６】
前記第１メモリセルおよび前記第２メモリセルはそれぞれ、同じブロックの第１サブブロックおよび第２サブブロック内に含まれる、請求項４に記載の半導体記憶装置。
【請求項７】
前記複数の第２メモリセルのそれぞれへのデータの書き込み動作は、前記ビット線側の第２メモリセルから前記ソース線側の第２メモリセルへと順に行われ、
前記複数の第２メモリセルのそれぞれからのデータの読み出し動作は、前記ストリング内で前記ビット線から前記ソース線に向かう第２方向に電流が流れるように行われる、
請求項４に記載の半導体記憶装置。
【請求項８】
前記複数の第１メモリセルのそれぞれからのデータの読み出し動作は、前記第１部分内で前記第１方向に電流が流れるように行われ、
前記複数の第２メモリセルのそれぞれからのデータの読み出し動作は、前記第２部分内で前記第２方向に電流が流れるように行われる、
請求項７に記載の半導体記憶装置。
【請求項９】
前記複数の第１メモリセルのそれぞれへのデータの書き込み動作は、前記第１部分内で前記第１方向に正電荷が供給されるように行われ、
前記複数の第２メモリセルのそれぞれへのデータの書き込み動作は、前記第２部分内で前記第２方向に正電荷が供給されるように行われる、
請求項７に記載の半導体記憶装置。
【請求項１０】
前記複数の第１メモリセルのそれぞれへのデータの書き込み動作は、ベリファイ読み出し時に前記第１部分内で前記第１方向に電流が流れるように行われ、
前記複数の第２メモリセルのそれぞれへのデータの書き込み動作は、ベリファイ読み出し時に前記第２部分内で前記第２方向に電流が流れるように行われる、
請求項７に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
ＮＡＮＤメモリでは、ＮＡＮＤストリング内の複数のメモリセルにデータを書き込む際に、書き込みが、ベリファイ読み出しに起因して遅くなることが問題となる。
【先行技術文献】
【特許文献】
【０００３】
特許第５７５５５９６号公報
特開２０１３－２３２２５８号公報
特開２００５－１９１４１３号公報
国際特許出願公開２０１５／０３７０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データの書き込みを高速化することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体記憶装置は、一端がビット線に電気的に接続され、他端がソース線に電気的に接続され、複数のメモリセルを含むストリングを備える。前記複数のメモリセルのうちの隣り合う複数の第１メモリセルのそれぞれへのデータの書き込み動作は、前記ソース線側の第１メモリセルから前記ビット線側の第１メモリセルへと順に行われる。前記複数の第１メモリセルのそれぞれからのデータの読み出し動作は、前記ストリング内で前記ソース線から前記ビット線に向かう第１方向に電流が流れるように行われる。
【図面の簡単な説明】
【０００６】
第１実施形態のメモリシステムの構成を示すブロック図である。
第１実施形態のメモリセルアレイ１の構成を示す回路図である。
第１実施形態のセンスアンプ部５等の構成を示す回路図である。
第１実施形態のＮＡＮＤメモリ１０１の構造を示す断面図である。
第１実施形態のメモリシステムの動作を説明するための図である。
第１実施形態のメモリシステムの動作を説明するための回路図である。
第１実施形態のメモリシステムの動作を説明するための図である。
第１実施形態のメモリシステムの動作を説明するための図である。
第２実施形態のＮＡＮＤメモリ１０１の構造を示す断面図である。
第２実施形態のメモリシステムの動作を説明するための図(1/3)である。
第２実施形態のメモリシステムの動作を説明するための図(2/3)である。
第２実施形態のメモリシステムの動作を説明するための図(3/3)である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１～図１２において、同一の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態のメモリシステムの構成を示すブロック図である。
【０００９】
本実施形態のメモリシステムは、ＮＡＮＤメモリ１０１と、メモリコントローラ１０２とを備えている。ＮＡＮＤメモリ１０１は、半導体記憶装置の例であり、メモリコントローラ１０２は、コントローラの例である。ＮＡＮＤメモリ１０１は、メモリセルアレイ１と、ロウデコーダ２と、ワード線ドライバ３と、カラムデコーダ４と、センスアンプ部５と、データラッチ部６と、制御回路１１と、高電圧発生器１２と、アドレスレジスタ１３と、コマンドレジスタ１４と、Ｉ／Ｏ（Input/Output）バッファ１５とを備えている。
【００１０】
ＮＡＮＤメモリ１０１の動作は、メモリコントローラ１０２により制御される。メモリコントローラ１０２は、不図示のホスト装置からの要求に応じて動作する。例えば、メモリコントローラ１０２は、ホスト装置からの読出要求に応じて、ＮＡＮＤメモリ１０１からのデータの読み出しを制御する。また、メモリコントローラ１０２は、ホスト装置からの書込要求に応じて、ＮＡＮＤメモリ１０１へのデータの書き込みを制御する。また、メモリコントローラ１０２は、ホスト装置からの消去要求に応じて、ＮＡＮＤメモリ１０１からのデータの消去を制御する。
（【００１１】以降は省略されています）

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