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公開番号2024043943
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022149194
出願日2022-09-20
発明の名称記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/14 20060101AFI20240326BHJP(情報記憶)
要約【課題】高いデータリテンション特性を有する記憶装置を提供する。
【解決手段】第1選択トランジスタは、第1配線と接続されている。第1メモリセルトランジスタ及び第2メモリセルトランジスタは、第1選択トランジスタと第2選択トランジスタとの間で直列に接続されている。第1ワード線は、第1メモリセルトランジスタと接続されている。第2ワード線は、第2メモリセルトランジスタと接続されている。第1配線に第1電圧が印加されている第1期間中に第1ワード線及び第2ワード線に並行して第1電圧より低い第2電圧が印加される。第1配線に第1電圧より高い第3電圧が印加されている第2期間中に、第1ワード線に第2電圧が印加され、第2ワード線に第2電圧より高く第3電圧より低い第4電圧が印加される。第1配線に第3電圧が印加されている第3期間中に、第1ワード線に第4電圧が印加され、第2ワード線に第2電圧が印加される。
【選択図】図11
特許請求の範囲【請求項１】
第１配線と、
前記第１配線と接続された第１選択トランジスタと、
第２選択トランジスタと、
前記第１選択トランジスタと前記第２選択トランジスタとの間で直列に接続された第１メモリセルトランジスタ及び第２メモリセルトランジスタと、
前記第１メモリセルトランジスタと接続された第１ワード線と、
前記第２メモリセルトランジスタと接続された第２ワード線と、
を備え、
前記第１配線に第１電圧が印加されている第１期間中に前記第１ワード線及び前記第２ワード線に並行して前記第１電圧より低い第２電圧が印加され、
前記第１配線に前記第１電圧より高い第３電圧が印加されている第２期間中に、前記第１ワード線に前記第２電圧が印加され、前記第２ワード線に前記第２電圧より高く前記第３電圧より低い第４電圧が印加され、
前記第１配線に前記第３電圧が印加されている第３期間中に、前記第１ワード線に前記第４電圧が印加され、前記第２ワード線に前記第２電圧が印加される、
記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記第２期間中に、前記第１ワード線への前記第２電圧の前記印加と並行して前記第２ワード線に前記第４電圧が印加され、
前記第３期間中に、前記第１ワード線への前記第４電圧の前記印加と並行して前記第２ワード線に前記第２電圧が印加される、
請求項１に記載の記憶装置。
【請求項３】
前記第２期間は、前記第１期間に後続し、
前記第３期間は、前記第２期間に後続する、
請求項１に記載の記憶装置。
【請求項４】
第２期間及び前記第３期間は、前記第１期間より短い、
請求項１に記載の記憶装置。
【請求項５】
前記第１電圧は、前記第３電圧の６５％以上８５％以下である、
請求項１に記載の記憶装置。
【請求項６】
前記第４電圧は、前記第１電圧の８０％以上１２０％以下である、
請求項１に記載の記憶装置。
【請求項７】
前記第１メモリセルトランジスタを含んだ複数の第１メモリセルトランジスタと、
前記第２メモリセルトランジスタを含んだ複数の第２メモリセルトランジスタと、
前記第１ワード線を含み、各々が、前記複数の第１メモリセルトランジスタの１つと接続された複数の第１ワード線と、
前記第２ワード線を含み、各々が、前記複数の第２メモリセルトランジスタの１つと接続された複数の第２ワード線と、
を備え、
前記第１期間中に前記複数の第１ワード線及び前記複数の第２ワード線に並行して前記第２電圧が印加され、
前記第２期間中に、前記複数の第１ワード線に前記第２電圧が印加され、前記複数の第２ワード線に前記第４電圧が印加され、
前記第３期間中に、前記複数の第１ワード線に前記第４電圧が印加され、前記複数の第２ワード線に前記第２電圧が印加される、
請求項１に記載の記憶装置。
【請求項８】
前記第２期間中に、前記複数の第１ワード線への前記第２電圧の前記印加と並行して前記複数の第２ワード線に前記第４電圧が印加され、
前記第３期間中に、前記複数の第１ワード線への前記第４電圧の前記印加と並行して前記複数の第２ワード線に前記第２電圧が印加される、
請求項７に記載の記憶装置。
【請求項９】
前記第２期間は、前記第１期間に後続し、
前記第３期間は、前記第２期間に後続する、
請求項７に記載の記憶装置。
【請求項１０】
前記第２期間及び前記第３期間は、前記第１期間より短い、
請求項７に記載の記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、概して記憶装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
メモリセルが３次元に配置された記憶装置が知られている。記憶装置は、より高いデータリテンション特性、より短い動作時間を有することを求められる。
【先行技術文献】
【特許文献】
【０００３】
特開２０１６－０５１４８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高いデータリテンション特性を有する記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による記憶装置は、第１配線と、第１選択トランジスタと、第２選択トランジスタと、第１メモリセルトランジスタと、第２メモリセルトランジスタと、第１ワード線と、第２ワード線と、を含む。
【０００６】
上記第１選択トランジスタは、上記第１配線と接続されている。上記第１メモリセルトランジスタ及び第２メモリセルトランジスタは、上記第１選択トランジスタと上記第２選択トランジスタとの間で直列に接続されている。上記第１ワード線は、上記第１メモリセルトランジスタと接続されている。上記第２ワード線は、上記第２メモリセルトランジスタと接続されている。上記第１配線に第１電圧が印加されている第１期間中に上記第１ワード線及び上記第２ワード線に並行して上記第１電圧より低い第２電圧が印加される。上記第１配線に上記第１電圧より高い第３電圧が印加されている第２期間中に、上記第１ワード線に上記第２電圧が印加され、上記第２ワード線に上記第２電圧より高く上記第３電圧より低い第４電圧が印加される。上記第１配線に上記第３電圧が印加されている第３期間中に、上記第１ワード線に上記第４電圧が印加され、上記第２ワード線に上記第２電圧が印加される。
【図面の簡単な説明】
【０００７】
第１実施形態の記憶装置の構成要素及び構成要素の接続の例を示す図。
第１実施形態の記憶装置の１つのブロックの構成要素及び構成要素の接続を示す図。
第１実施形態の記憶装置のメモリセルアレイの一部のｙｚ面に沿った断面の構造を示す図。
第１実施形態の記憶装置のデータを書き込まれたメモリセルトランジスタの閾値電圧の分布を示す図。
第１実施形態の記憶装置の電圧生成回路から出力される電圧を示す図。
第１実施形態の記憶装置のドライバ及びロウデコーダ、並びに関連する機能ブロックの例を示す図。
第１実施形態の記憶装置のデータ消去のフローを示す図。
第１実施形態の記憶装置のデータ消去の間の一状態を示す図。
第１実施形態の記憶装置のデータ消去の間の一状態を示す図。
第１実施形態の記憶装置のデータ消去の間の一状態を示す図。
第１実施形態の記憶装置のデータ消去の間にソース線に印加される電圧を時間に沿って示す図。
第１実施形態の記憶装置の一部のデータ消去直後の状態を概略的に示す図。
第１実施形態の第１変形例の記憶装置のデータ消去の間の一状態を示す図。
第１実施形態の第１変形例の記憶装置のデータ消去の間の一状態を示す図。
第１実施形態の第１変形例の記憶装置のデータ消去の間の一状態を示す図。
第１実施形態の第１変形例の記憶装置のデータ消去の間にソース線に印加される電圧の波形を示す図。
第１実施形態の第２変形例の記憶装置のデータ消去のフローを示す図。
【発明を実施するための形態】
【０００８】
以下に実施形態が図面を参照して記述される。或る実施形態、相違する実施形態、及び相違する変形例での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述に後続する記述では、記述済みの点と異なる点が主に記述される。よって、或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００９】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【００１０】
以下の記述に、ｘｙｚ直交座標系が用いられる。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。
（【００１１】以降は省略されています）

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