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公開番号2024046318
公報種別公開特許公報(A)
公開日2024-04-03
出願番号2022151634
出願日2022-09-22
発明の名称センスアンプ回路および半導体記憶装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人酒井国際特許事務所
主分類G11C 16/28 20060101AFI20240327BHJP(情報記憶)
要約【課題】ビット線側入力とリファレンス電位側入力の容量差の影響を低減して読出マージンを大きくして信頼性の高い動作を行うことが可能なセンスアンプ回路および半導体記憶装置を提供する。
【解決手段】実施形態のセンスアンプ回路は、一対の入力端子のそれぞれから対応するゲート端子に入力信号がセンスアンプ本体部に入力される相補型でラッチ型のセンスアンプ回路において、センスアンプ本体部が実効的にイネーブル状態となるのに先立って入力端子と対応するゲート端子とを電気的に分離する分離ゲートと、ゲート端子と電源との間にそれぞれ接続された互いに容量が等しい容量素子と、を備える。
【選択図】図2
特許請求の範囲【請求項１】
一対の入力端子のそれぞれから対応するゲート端子に入力信号がセンスアンプ本体部に入力される相補型でラッチ型のセンスアンプ回路において、
前記センスアンプ本体部が実効的にイネーブル状態となるのに先立って前記入力端子と対応するゲート端子とを電気的に分離する分離ゲートと、
前記ゲート端子と電源との間にそれぞれ接続された互いに容量が等しい容量素子と、
を備えたセンスアンプ回路。
続きを表示（約 1,000 文字）【請求項２】
前記分離ゲートは、前記センスアンプ本体部をイネーブル状態とするセンスアンプイネーブル信号により、前記入力端子と対応するゲート端子とを電気的に分離するように動作する、
請求項１に記載のセンスアンプ回路。
【請求項３】
前記分離ゲートは、前記センスアンプ本体部をイネーブル状態とするセンスアンプイネーブル信号とは別の制御信号により、前記センスアンプ本体部がイネーブル状態となるのに先立って前記入力端子と対応するゲート端子とを電気的に分離するように動作する、
請求項１に記載のセンスアンプ回路。
【請求項４】
前記ゲート端子は、前記分離ゲートにより前記入力端子と電気的に分離するに際し、フローティング状態とされる、
請求項１に記載のセンスアンプ回路。
【請求項５】
前記分離ゲートは、前記センスアンプ本体部におけるセンス動作終了後に、前記容量素子のプリチャージが完了した後に、前記入力端子と対応するゲート端子とを電気的に接続する、
請求項１に記載のセンスアンプ回路。
【請求項６】
前記分離ゲートは、ＰチャネルＭＯＳトランジスタで構成されている、
請求項１に記載のセンスアンプ回路。
【請求項７】
前記容量素子は、ＮチャネルＭＯＳトランジスタで構成されている、
請求項１に記載のセンスアンプ回路。
【請求項８】
一方の前記入力端子は、対応するメモリセルのビット線に接続され、
他方の前記入力端子は、リファレンス電源に接続されている、
請求項１に記載のセンスアンプ回路。
【請求項９】
データを記憶するメモリセルと、
前記メモリセルから読み出された信号を伝送するビット線と、
前記ビット線にて伝送された信号に基づいて前記メモリセルに記憶されているデータを検出するセンスアンプ回路と、を備え、
前記センスアンプ回路は、
一対の入力端子のそれぞれから対応するゲート端子に入力信号がセンスアンプ本体部に入力される相補型でラッチ型のセンスアンプ回路において、
前記センスアンプ本体部が実効的にイネーブル状態となるのに先立って前記入力端子と対応するゲート端子とを電気的に分離する分離ゲートと、
前記ゲート端子と電源との間にそれぞれ接続された互いに容量が等しい容量素子と、
を備える、
半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、センスアンプ回路および半導体記憶装置に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
近年、メモリセルに記憶されたデータ等の微小信号を読み出す回路として、センスアンプ回路が知られている。
このようなセンスアンプ回路の相補入力を行う場合に、ビット線側入力とリファレンス電位側入力では、容量が異なっていた。
【先行技術文献】
【特許文献】
【０００３】
特開２０１２－１１３７６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このため、センスアンプ動作時に相補入力に非対称なカップリングノイズが発生するが、リファレンス電位側入力は高インピーダンスであるため、カップリングノイズによる変動が大きいと次サイクルまでに安定化しなくなり、誤読み出しの原因となる。
【０００５】
これを解決するため、従来においては、カップリングノイズ抑制のため相補対に安定化容量を追加することが提案されているが、容量増加による読み出し速度の低下を招くとともに、設置面積も増加することとなっていた。
【０００６】
また、カップリングノイズを相殺するためにノイズキャンセル回路を追加することが提案されているが、ノイズキャンセル回路自身の製造ばらつきによりセンスアンプのオフセット電圧が増加するという新たな問題点が生じていた。
【０００７】
本発明の一つの実施形態は、ビット線側入力とリファレンス電位側入力の容量差の影響を低減して読出マージンを大きくして信頼性の高い動作を行うことが可能なセンスアンプ回路および半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態のセンスアンプ回路は、一対の入力端子のそれぞれから対応するゲート端子に入力信号がセンスアンプ本体部に入力される相補型でラッチ型のセンスアンプ回路において、センスアンプ本体部が実効的にイネーブル状態となるのに先立って入力端子と対応するゲート端子とを電気的に分離する分離ゲートと、ゲート端子と電源との間にそれぞれ接続された互いに容量が等しい容量素子と、を備える。
【図面の簡単な説明】
【０００９】
図１は、実施形態に係る半導体記憶装置の概要構成の説明図である。
図２は、実施形態のセンスアンプ回路の要部構成例の説明図である。
図３は実施形態の動作処理フローチャートである。
図４は、各部の信号波形説明図である。
図５は、ノイズキャンセル回路を有する従来例と、本実施形態における入力信号電圧の変化を説明する図である。
図６は、ノイズキャンセル回路を有する従来例と、本実施形態における累積不良率を示す図である。
図７は、実施形態の変形例のセンスアンプ回路の要部構成例の説明図である。
図８は、実施形態の変形例のタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下に図面を参照して、実施形態の半導体記憶装置について詳細に説明する。
なお、これらの実施形態により本発明が限定されるものではない。
（【００１１】以降は省略されています）

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