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公開番号2024063555
公報種別公開特許公報(A)
公開日2024-05-13
出願番号2022171610
出願日2022-10-26
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H03K 17/78 20060101AFI20240502BHJP(基本電子回路)
要約【課題】2つのスイッチ素子の同時オンを抑制することができる半導体装置を提供する。
【解決手段】一実施形態の半導体装置1は、制御信号VINに基づいて制御される第1及び第2絶縁素子(110、210)と、制御信号に基づいて、第1及び第2絶縁素子のいずれか一方の選択を制御する第1制御回路100と、第1スイッチ素子SW1と、第2スイッチ素子SW2と、第1絶縁素子の出力に基づいて、第1スイッチ素子SW1を制御する第2制御回路140bと、第2絶縁素子の出力に基づいて、第2スイッチ素子SW2を制御する第3制御回路240bとを備える。
【選択図】図1
特許請求の範囲【請求項1】
制御信号に基づいて制御される第1絶縁素子及び第2絶縁素子と、
前記制御信号に基づいて、前記第1絶縁素子及び前記第2絶縁素子のいずれか一方の選択を制御する第1制御回路と、
第1スイッチ素子と、
第2スイッチ素子と、
前記第1絶縁素子の出力に基づいて、前記第1スイッチ素子を制御する第2制御回路と、
前記第2絶縁素子の出力に基づいて、前記第2スイッチ素子を制御する第3制御回路と
を備える、
半導体装置。
続きを表示(約 2,100 文字)【請求項2】
前記第1スイッチ素子は、エンハンスメント型の第1MOSFETと、エンハンスメント型の第2MOSFETとを含み、
前記第2スイッチ素子は、エンハンスメント型の第3MOSFETと、エンハンスメント型の第4MOSFETとを含み、
前記第2制御回路は、前記第1絶縁素子の出力に基づいて、前記第1MOSFETの第1ゲート電圧及び第1ソース電圧、並びに前記第2MOSFETの第2ゲート電圧及び第2ソース電圧を制御し、
前記第3制御回路は、前記第2絶縁素子の出力に基づいて、前記第3MOSFETの第3ゲート電圧及び第3ソース電圧、並びに前記第4MOSFETの第4ゲート電圧及び第4ソース電圧を制御する、
請求項1記載の半導体装置。
【請求項3】
前記第1MOSFETのソースは、前記第2MOSFETのソースに接続され、
前記第3MOSFETのソースは、前記第4MOSFETのソースに接続される、
請求項2記載の半導体装置。
【請求項4】
前記第1制御回路は、
ゲートに前記制御信号が入力され、ソースに電源電圧が印加され、ドレインが第1ノードに接続される第1トランジスタと、
ゲートに前記制御信号が入力され、ドレインが前記第1ノードに接続され、ソースに接地電圧が印加される第2トランジスタと
を含み、
前記第1ノードの電圧に基づいて、前記第1絶縁素子及び前記第2絶縁素子のいずれか一方が選択される、
請求項1記載の半導体装置。
【請求項5】
前記第1絶縁素子は、第1発光素子及び第1受光素子を含み、
前記第2絶縁素子は、第2発光素子及び第2受光素子を含む、
請求項2記載の半導体装置。
【請求項6】
前記第1制御回路は、
ゲートに前記制御信号が入力され、ソースに電源電圧が印加され、ドレインが第1ノードに接続される第1トランジスタと、
ゲートに前記制御信号が入力され、ドレインが前記第1ノードに接続され、ソースに接地電圧が印加される第2トランジスタと
を含み、
前記第1発光素子のアノードは、前記第1トランジスタの前記ソースに接続可能であり、
前記第1発光素子のカソードは、前記第1ノードに接続され、
前記第2発光素子のアノードは、前記第1ノードに接続され、
前記第2発光素子のカソードは、前記第2トランジスタの前記ソースに接続可能である、
請求項5記載の半導体装置。
【請求項7】
基板をさらに備え、
前記第1MOSFET、前記第2MOSFET、前記第3MOSFET、及び前記第4MOSFETは、前記基板の上方に設けられ、
前記第1受光素子及び前記第2受光素子は、前記基板の上方に設けられ、
前記第1発光素子は、前記第1受光素子の上方に設けられ、
前記第2発光素子は、前記第2受光素子の上方に設けられ、
前記第1受光素子の上面の一部、及び前記第1発光素子は、第1封止材によって覆われており、
前記第2受光素子の上面の一部、及び前記第2発光素子は、第2封止材によって覆われている、
請求項5または6記載の半導体装置。
【請求項8】
基板をさらに備え、
前記第1MOSFET、前記第2MOSFET、前記第3MOSFET、及び前記第4MOSFETは、前記基板の上方に設けられ、
前記第1受光素子は、前記第1MOSFET及び前記第2MOSFETの上に設けられ、
前記第2受光素子は、前記第3MOSFET及び前記第4MOSFETの上に設けられ、
前記第1発光素子は、前記第1受光素子の上方に設けられ、
前記第2発光素子は、前記第2受光素子の上方に設けられる、
請求項5または6記載の半導体装置。
【請求項9】
基板をさらに備え、
前記第1MOSFET及び前記第2MOSFETは、前記基板の上方に一体で設けられ、
前記第3MOSFET及び前記第4MOSFETは、前記基板の上方に一体で設けられ、
前記第1受光素子は、前記第1MOSFET及び前記第2MOSFETの上に設けられ、
前記第2受光素子は、前記第3MOSFET及び前記第4MOSFETの上に設けられ、
前記第1発光素子は、前記第1受光素子の上方に設けられ、
前記第2発光素子は、前記第2受光素子の上方に設けられる、
請求項5または6記載の半導体装置。
【請求項10】
前記第1制御回路は、前記制御信号に基づいて、前記第1絶縁素子及び前記第2絶縁素子のうちの一方を、他方とは異なるタイミングで動作させる、第1回路を含む、
請求項1乃至3、5のいずれか1項記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
続きを表示(約 2,900 文字)【背景技術】
【0002】
1次側(送信側)回路と2次側(受信側)回路との間を電気的に絶縁した状態で、1次側回路に入力される制御信号に基づいて、1次側回路で制御することによって、2次側回路のスイッチ素子をオンオフ動作させる絶縁素子が知られている。また、絶縁素子を用いた半導体装置として、例えば、フォトリレー装置が知られている。フォトリレー装置は、発光素子、受光素子、及び発光素子と受光素子との間に設けられた絶縁層を有する絶縁素子を含み、2個のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)によってスイッチ動作させる半導体リレー装置である。フォトリレー装置は、無接点のリレーであり、1次側回路に入力される制御信号に基づいて、2次側回路のMOSFETのオンオフの制御を1次側回路で行う際に用いられる。
【先行技術文献】
【特許文献】
【0003】
特開2020-184742号公報
特開2020-35810号公報
特開2016-63298号公報
特許第5781108号公報
特許第6402091号公報
特開2004-173257号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
2つのスイッチ素子の同時オンを抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、制御信号に基づいて制御される第1絶縁素子及び第2絶縁素子と、制御信号に基づいて、第1絶縁素子及び第2絶縁素子のいずれか一方の選択を制御する第1制御回路と、第1スイッチ素子と、第2スイッチ素子と、第1絶縁素子の出力に基づいて、第1スイッチ素子を制御する第2制御回路と、第2絶縁素子の出力に基づいて、第2スイッチ素子を制御する第3制御回路とを備える。
【図面の簡単な説明】
【0006】
図1は、第1実施形態に係る半導体装置の構成の一例を示す回路図である。
図2は、第1実施形態に係る半導体装置の構造の一例を示す斜視図である。
図3は、第1実施形態に係る半導体装置の平面構造の一例を示す平面図である。
図4は、第1実施形態の第1変形例に係る半導体装置の構造の一例を示す斜視図である。
図5は、第1実施形態の第2変形例に係る半導体装置の構造の一例を示す斜視図である。
図6は、第1実施形態の第3変形例に係る半導体装置の構造の一例を示す斜視図である。
図7は、第1実施形態の第3変形例に係る半導体装置の平面構造の一例を示す平面図である。
図8は、第1実施形態の第4変形例に係る半導体装置の構成の一例を示す回路図である。
図9は、第1実施形態の第5変形例に係る半導体装置の構成の一例を示す回路図である。
図10は、第1実施形態の第6変形例に係る半導体装置の構成の一例を示す回路図である。
図11は、第1実施形態の第7変形例に係る半導体装置の構成の一例を示す回路図である。
図12は、第1実施形態の第8変形例に係る半導体装置の構成の一例を示す回路図である。
図13は、第2実施形態に係る半導体装置の構成の一例を示す回路図である。
図14は、第2実施形態に係る半導体装置の動作の一例を示す真理値表である。
図15は、第2実施形態に係る半導体装置の動作の一例を示すタイミングチャートである。
図16は、第2実施形態の第1変形例に係る半導体装置の構成の一例を示す回路図である。
図17は、第2実施形態の第2変形例に係る半導体装置の構成の一例を示す回路図である。
図18は、第2実施形態の第3変形例に係る半導体装置の構成の一例を示す回路図である。
図19は、第2実施形態の第4変形例に係る半導体装置の構成の一例を示す回路図である。
図20は、第2実施形態の第5変形例に係る半導体装置の構成の一例を示す回路図である。
図21は、第3実施形態に係る半導体装置の構成の一例を示す回路図である。
図22は、第3実施形態に係る半導体装置の動作の一例を示す真理値表である。
図23は、第3実施形態に係る半導体装置の動作の一例を示すタイミングチャートである。
図24は、第4実施形態に係る半導体装置の構成の一例を示す回路図である。
図25は、第4実施形態に係る半導体装置内の2次側回路の構成の一例を示す回路図である。
図26は、第4実施形態の第1変形例に係る半導体装置の構成の一例を示す回路図である。
図27は、第5実施形態に係る半導体装置の構成の一例を示す回路図である。
図28は、第5実施形態に係る半導体装置の構造の一例を示す斜視図である。
図29は、第5実施形態に係る半導体装置の平面構造の一例を示す平面図である。
【発明を実施するための形態】
【0007】
以下、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。なお、以下の説明において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字または数字を付加する場合がある。また、ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【0008】
1.第1実施形態
第1実施形態に係る半導体装置について説明する。本実施形態では、半導体装置の一例として、発光素子と受光素子との間の光結合を利用して制御信号に基づいて、2次側回路のスイッチ素子のオンオフを制御するフォトリレー装置について説明する。なお、以下の説明において、1次側回路において、2次側回路のスイッチ素子の制御に用いられる制御信号を単に信号とも呼ぶ。
【0009】
半導体装置の構成について、図1を用いて説明する。図1は、半導体装置の構成の一例を示す回路図である。
【0010】
図1に示すように、半導体装置1は、電源電圧端子2、接地電圧端子3、制御入力端子4、入出力端子5~8、制御回路100、抵抗素子R1及びR2、絶縁素子110及び210、制御回路140b及び240b、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)160a及び160bを含むスイッチ素子SW1、並びにMOSFET260a及び260bを含むスイッチ素子SW2から構成される。
(【0011】以降は省略されています)

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