特許ウォッチ

公開番号2024063555
公報種別公開特許公報(A)
公開日2024-05-13
出願番号2022171610
出願日2022-10-26
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H03K 17/78 20060101AFI20240502BHJP(基本電子回路)
要約【課題】2つのスイッチ素子の同時オンを抑制することができる半導体装置を提供する。
【解決手段】一実施形態の半導体装置1は、制御信号VINに基づいて制御される第1及び第2絶縁素子(110、210)と、制御信号に基づいて、第1及び第2絶縁素子のいずれか一方の選択を制御する第1制御回路100と、第1スイッチ素子SW1と、第2スイッチ素子SW2と、第1絶縁素子の出力に基づいて、第1スイッチ素子SW1を制御する第2制御回路140bと、第2絶縁素子の出力に基づいて、第2スイッチ素子SW2を制御する第3制御回路240bとを備える。
【選択図】図1
特許請求の範囲【請求項１】
制御信号に基づいて制御される第１絶縁素子及び第２絶縁素子と、
前記制御信号に基づいて、前記第１絶縁素子及び前記第２絶縁素子のいずれか一方の選択を制御する第１制御回路と、
第１スイッチ素子と、
第２スイッチ素子と、
前記第１絶縁素子の出力に基づいて、前記第１スイッチ素子を制御する第２制御回路と、
前記第２絶縁素子の出力に基づいて、前記第２スイッチ素子を制御する第３制御回路と
を備える、
半導体装置。
続きを表示（約 2,100 文字）【請求項２】
前記第１スイッチ素子は、エンハンスメント型の第１ＭＯＳＦＥＴと、エンハンスメント型の第２ＭＯＳＦＥＴとを含み、
前記第２スイッチ素子は、エンハンスメント型の第３ＭＯＳＦＥＴと、エンハンスメント型の第４ＭＯＳＦＥＴとを含み、
前記第２制御回路は、前記第１絶縁素子の出力に基づいて、前記第１ＭＯＳＦＥＴの第１ゲート電圧及び第１ソース電圧、並びに前記第２ＭＯＳＦＥＴの第２ゲート電圧及び第２ソース電圧を制御し、
前記第３制御回路は、前記第２絶縁素子の出力に基づいて、前記第３ＭＯＳＦＥＴの第３ゲート電圧及び第３ソース電圧、並びに前記第４ＭＯＳＦＥＴの第４ゲート電圧及び第４ソース電圧を制御する、
請求項１記載の半導体装置。
【請求項３】
前記第１ＭＯＳＦＥＴのソースは、前記第２ＭＯＳＦＥＴのソースに接続され、
前記第３ＭＯＳＦＥＴのソースは、前記第４ＭＯＳＦＥＴのソースに接続される、
請求項２記載の半導体装置。
【請求項４】
前記第１制御回路は、
ゲートに前記制御信号が入力され、ソースに電源電圧が印加され、ドレインが第１ノードに接続される第１トランジスタと、
ゲートに前記制御信号が入力され、ドレインが前記第１ノードに接続され、ソースに接地電圧が印加される第２トランジスタと
を含み、
前記第１ノードの電圧に基づいて、前記第１絶縁素子及び前記第２絶縁素子のいずれか一方が選択される、
請求項１記載の半導体装置。
【請求項５】
前記第１絶縁素子は、第１発光素子及び第１受光素子を含み、
前記第２絶縁素子は、第２発光素子及び第２受光素子を含む、
請求項２記載の半導体装置。
【請求項６】
前記第１制御回路は、
ゲートに前記制御信号が入力され、ソースに電源電圧が印加され、ドレインが第１ノードに接続される第１トランジスタと、
ゲートに前記制御信号が入力され、ドレインが前記第１ノードに接続され、ソースに接地電圧が印加される第２トランジスタと
を含み、
前記第１発光素子のアノードは、前記第１トランジスタの前記ソースに接続可能であり、
前記第１発光素子のカソードは、前記第１ノードに接続され、
前記第２発光素子のアノードは、前記第１ノードに接続され、
前記第２発光素子のカソードは、前記第２トランジスタの前記ソースに接続可能である、
請求項５記載の半導体装置。
【請求項７】
基板をさらに備え、
前記第１ＭＯＳＦＥＴ、前記第２ＭＯＳＦＥＴ、前記第３ＭＯＳＦＥＴ、及び前記第４ＭＯＳＦＥＴは、前記基板の上方に設けられ、
前記第１受光素子及び前記第２受光素子は、前記基板の上方に設けられ、
前記第１発光素子は、前記第１受光素子の上方に設けられ、
前記第２発光素子は、前記第２受光素子の上方に設けられ、
前記第１受光素子の上面の一部、及び前記第１発光素子は、第１封止材によって覆われており、
前記第２受光素子の上面の一部、及び前記第２発光素子は、第２封止材によって覆われている、
請求項５または６記載の半導体装置。
【請求項８】
基板をさらに備え、
前記第１ＭＯＳＦＥＴ、前記第２ＭＯＳＦＥＴ、前記第３ＭＯＳＦＥＴ、及び前記第４ＭＯＳＦＥＴは、前記基板の上方に設けられ、
前記第１受光素子は、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴの上に設けられ、
前記第２受光素子は、前記第３ＭＯＳＦＥＴ及び前記第４ＭＯＳＦＥＴの上に設けられ、
前記第１発光素子は、前記第１受光素子の上方に設けられ、
前記第２発光素子は、前記第２受光素子の上方に設けられる、
請求項５または６記載の半導体装置。
【請求項９】
基板をさらに備え、
前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴは、前記基板の上方に一体で設けられ、
前記第３ＭＯＳＦＥＴ及び前記第４ＭＯＳＦＥＴは、前記基板の上方に一体で設けられ、
前記第１受光素子は、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴの上に設けられ、
前記第２受光素子は、前記第３ＭＯＳＦＥＴ及び前記第４ＭＯＳＦＥＴの上に設けられ、
前記第１発光素子は、前記第１受光素子の上方に設けられ、
前記第２発光素子は、前記第２受光素子の上方に設けられる、
請求項５または６記載の半導体装置。
【請求項１０】
前記第１制御回路は、前記制御信号に基づいて、前記第１絶縁素子及び前記第２絶縁素子のうちの一方を、他方とは異なるタイミングで動作させる、第１回路を含む、
請求項１乃至３、５のいずれか１項記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
１次側（送信側）回路と２次側（受信側）回路との間を電気的に絶縁した状態で、１次側回路に入力される制御信号に基づいて、１次側回路で制御することによって、２次側回路のスイッチ素子をオンオフ動作させる絶縁素子が知られている。また、絶縁素子を用いた半導体装置として、例えば、フォトリレー装置が知られている。フォトリレー装置は、発光素子、受光素子、及び発光素子と受光素子との間に設けられた絶縁層を有する絶縁素子を含み、２個のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）によってスイッチ動作させる半導体リレー装置である。フォトリレー装置は、無接点のリレーであり、１次側回路に入力される制御信号に基づいて、２次側回路のＭＯＳＦＥＴのオンオフの制御を１次側回路で行う際に用いられる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１８４７４２号公報
特開２０２０－３５８１０号公報
特開２０１６－６３２９８号公報
特許第５７８１１０８号公報
特許第６４０２０９１号公報
特開２００４－１７３２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２つのスイッチ素子の同時オンを抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、制御信号に基づいて制御される第１絶縁素子及び第２絶縁素子と、制御信号に基づいて、第１絶縁素子及び第２絶縁素子のいずれか一方の選択を制御する第１制御回路と、第１スイッチ素子と、第２スイッチ素子と、第１絶縁素子の出力に基づいて、第１スイッチ素子を制御する第２制御回路と、第２絶縁素子の出力に基づいて、第２スイッチ素子を制御する第３制御回路とを備える。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係る半導体装置の構成の一例を示す回路図である。
図２は、第１実施形態に係る半導体装置の構造の一例を示す斜視図である。
図３は、第１実施形態に係る半導体装置の平面構造の一例を示す平面図である。
図４は、第１実施形態の第１変形例に係る半導体装置の構造の一例を示す斜視図である。
図５は、第１実施形態の第２変形例に係る半導体装置の構造の一例を示す斜視図である。
図６は、第１実施形態の第３変形例に係る半導体装置の構造の一例を示す斜視図である。
図７は、第１実施形態の第３変形例に係る半導体装置の平面構造の一例を示す平面図である。
図８は、第１実施形態の第４変形例に係る半導体装置の構成の一例を示す回路図である。
図９は、第１実施形態の第５変形例に係る半導体装置の構成の一例を示す回路図である。
図１０は、第１実施形態の第６変形例に係る半導体装置の構成の一例を示す回路図である。
図１１は、第１実施形態の第７変形例に係る半導体装置の構成の一例を示す回路図である。
図１２は、第１実施形態の第８変形例に係る半導体装置の構成の一例を示す回路図である。
図１３は、第２実施形態に係る半導体装置の構成の一例を示す回路図である。
図１４は、第２実施形態に係る半導体装置の動作の一例を示す真理値表である。
図１５は、第２実施形態に係る半導体装置の動作の一例を示すタイミングチャートである。
図１６は、第２実施形態の第１変形例に係る半導体装置の構成の一例を示す回路図である。
図１７は、第２実施形態の第２変形例に係る半導体装置の構成の一例を示す回路図である。
図１８は、第２実施形態の第３変形例に係る半導体装置の構成の一例を示す回路図である。
図１９は、第２実施形態の第４変形例に係る半導体装置の構成の一例を示す回路図である。
図２０は、第２実施形態の第５変形例に係る半導体装置の構成の一例を示す回路図である。
図２１は、第３実施形態に係る半導体装置の構成の一例を示す回路図である。
図２２は、第３実施形態に係る半導体装置の動作の一例を示す真理値表である。
図２３は、第３実施形態に係る半導体装置の動作の一例を示すタイミングチャートである。
図２４は、第４実施形態に係る半導体装置の構成の一例を示す回路図である。
図２５は、第４実施形態に係る半導体装置内の２次側回路の構成の一例を示す回路図である。
図２６は、第４実施形態の第１変形例に係る半導体装置の構成の一例を示す回路図である。
図２７は、第５実施形態に係る半導体装置の構成の一例を示す回路図である。
図２８は、第５実施形態に係る半導体装置の構造の一例を示す斜視図である。
図２９は、第５実施形態に係る半導体装置の平面構造の一例を示す平面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。なお、以下の説明において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字または数字を付加する場合がある。また、ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体装置について説明する。本実施形態では、半導体装置の一例として、発光素子と受光素子との間の光結合を利用して制御信号に基づいて、２次側回路のスイッチ素子のオンオフを制御するフォトリレー装置について説明する。なお、以下の説明において、１次側回路において、２次側回路のスイッチ素子の制御に用いられる制御信号を単に信号とも呼ぶ。
【０００９】
半導体装置の構成について、図１を用いて説明する。図１は、半導体装置の構成の一例を示す回路図である。
【００１０】
図１に示すように、半導体装置１は、電源電圧端子２、接地電圧端子３、制御入力端子４、入出力端子５～８、制御回路１００、抵抗素子Ｒ１及びＲ２、絶縁素子１１０及び２１０、制御回路１４０ｂ及び２４０ｂ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１６０ａ及び１６０ｂを含むスイッチ素子ＳＷ１、並びにＭＯＳＦＥＴ２６０ａ及び２６０ｂを含むスイッチ素子ＳＷ２から構成される。
（【００１１】以降は省略されています）

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