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公開番号2024073002
公報種別公開特許公報(A)
公開日2024-05-29
出願番号2022183949
出願日2022-11-17
発明の名称耐圧制御回路
出願人ルネサスエレクトロニクス株式会社
代理人個人
主分類H03K 19/0175 20060101AFI20240522BHJP(基本電子回路)
要約【課題】低耐圧デバイスを用いた入出力回路において、高電圧入出力を実現することが可能な耐圧制御回路を提供すること。
【解決手段】
耐圧制御回路111は、高電圧モニタ回路1111と、高電圧モニタ回路1111に接続された第1電圧切替回路1112と、を備え、高電圧モニタ回路1111は、高電圧モニタ回路1111に入力する入力信号に基づいて第1参照信号を生成し、第1電圧切替回路1112は、第1電圧切替回路1112に印加された第1印加電圧と第1参照信号とを比較し、第1参照信号の電圧が第1印加電圧を超える場合、第1参照信号を第1制御信号として出力し、第1参照信号の電圧が第1印加電圧未満の場合、第1印加電圧を第1制御信号として出力する。
【選択図】図4
特許請求の範囲【請求項１】
高電圧モニタ回路と、前記高電圧モニタ回路に接続された第１電圧切替回路と、を備え、
前記高電圧モニタ回路は、
前記高電圧モニタ回路に入力する入力信号に基づいて第１参照信号を生成し、
前記第１電圧切替回路は、
前記第１電圧切替回路に印加された第１印加電圧と前記第１参照信号とを比較し、前記第１参照信号の電圧が前記第１印加電圧を超える場合、前記第１参照信号を第１制御信号として出力し、前記第１参照信号の電圧が前記第１印加電圧未満の場合、前記第１印加電圧を前記第１制御信号として出力する、
耐圧制御回路。
続きを表示（約 2,900 文字）【請求項２】
前記高電圧モニタ回路は、
第１から第６半導体素子を有し、
前記第１半導体素子の第１端子は前記入力信号に接続され、
前記第１半導体素子の第２端子は前記第１半導体素子の第３端子と前記第２半導体素子の前記第１端子に接続され、
前記第２半導体素子の第２端子は前記第２半導体素子の第３端子と前記第３半導体素子の前記第１端子に接続され、
前記第３半導体素子の第２端子は前記第３半導体素子の第３端子と前記第４半導体素子の前記第１端子と前記第１参照信号に接続され、
前記第４半導体素子の第２端子は前記第４半導体素子の第３端子と前記第５半導体素子の前記第１端子に接続され、
前記第５半導体素子の第２端子は前記第５半導体素子の第３端子と前記第６半導体素子の前記第３端子と前記第６半導体素子の前記第２端子に接続され、
前記第６半導体素子の前記第１端子はグランドに接続され、
前記第１電圧切替回路は、
第７半導体素子と第８半導体素子を有し、
前記第７半導体素子の前記第１端子は前記第８半導体素子の前記第１端子と前記第１制御信号とに接続され、
前記第７半導体素子の前記第２端子は前記第８半導体素子の前記第３端子と前記第１印加電圧とに接続され、
前記第７半導体素子の前記第３端子は前記第８半導体素子の前記第２端子と前記第１参照信号とに接続される、
前記第１から前記第８半導体素子の耐圧は、前記入力信号のＨｉｇｈレベル時の電圧よりも低い、
請求項１に記載の耐圧制御回路。
【請求項３】
前記第１制御信号は、外部の第９半導体素子の前記第２端子に接続され、
前記入力信号は、前記第９半導体素子の前記第３端子に接続され、
前記第９半導体素子は、前記第９半導体素子の前記第１端子から第１低電圧制御信号を出力する、
請求項２に記載の耐圧制御回路。
【請求項４】
前記第１から前記第９半導体素子のそれぞれは、電界効果トランジスタであり、
前記第１端子はソースであり、前記第２端子はゲートであり、前記第３端子はドレインである、
請求項３に記載の耐圧制御回路。
【請求項５】
前記電界効果トランジスタは、Ｐ形ＭОＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、または、Ｎ形ＭОＳＦＥＴである、
請求項４に記載の耐圧制御回路。
【請求項６】
前記第１から前記第５半導体素子のそれぞれの前記第２端子と、前記入力信号と、の間には、ダイオードが接続される、
請求項２に記載の耐圧制御回路。
【請求項７】
高電圧モニタ回路と、前記高電圧モニタ回路に接続された第１電圧切替回路と、前記高電圧モニタ回路に接続された第２電圧切替回路と、を備え、
前記高電圧モニタ回路は、
耐圧制御回路の後段に接続された高電圧出力回路の出力信号であって前記高電圧出力回路からフィードバックされ入力した前記出力信号に基づいて第１参照信号と第２参照信号とを生成し、
前記第１電圧切替回路は、
前記第１電圧切替回路に印加された第１印加電圧と前記第１参照信号とを比較し、前記第１参照信号の電圧が前記第１印加電圧を超える場合、前記第１参照信号を第１制御信号として出力し、前記第１参照信号の電圧が前記第１印加電圧未満の場合、前記第１印加電圧を前記第１制御信号として出力し、
前記第２電圧切替回路は、
前記第２電圧切替回路に印加された第２印加電圧と前記第２参照信号とを比較し、前記第２参照信号の電圧が前記第２印加電圧を超える場合、前記第２参照信号を第２制御信号として出力し、前記第２参照信号の電圧が前記第２印加電圧未満の場合、前記第２印加電圧を前記第２制御信号として出力し、
前記第２参照信号のハイレベル電圧は、前記第１参照信号の前記ハイレベル電圧よりも高く、
前記第１印加電圧は、前記第２印加電圧よりも低い、
耐圧制御回路。
【請求項８】
前記高電圧モニタ回路は、
第１から第６半導体素子を有し、
前記第１半導体素子の第１端子は前記出力信号に接続され、
前記第１半導体素子の第２端子は前記第１半導体素子の第３端子と前記第２半導体素子の前記第１端子に接続され、
前記第２半導体素子の第２端子は前記第２半導体素子の第３端子と前記第３半導体素子の前記第１端子と前記第２参照信号に接続され、
前記第３半導体素子の第２端子は前記第３半導体素子の第３端子と前記第４半導体素子の前記第１端子と前記第１参照信号に接続され、
前記第４半導体素子の第２端子は前記第４半導体素子の第３端子と前記第５半導体素子の前記第１端子に接続され、
前記第５半導体素子の第２端子は前記第５半導体素子の第３端子と前記第６半導体素子の前記第３端子と前記第６半導体素子の前記第２端子に接続され、
前記第６半導体素子の前記第１端子はグランドに接続され、
前記第１電圧切替回路は、
第７半導体素子と第８半導体素子を有し、
前記第７半導体素子の前記第１端子は前記第８半導体素子の前記第１端子と前記第１制御信号とに接続され、
前記第７半導体素子の前記第２端子は前記第８半導体素子の前記第３端子と前記第１印加電圧とに接続され、
前記第７半導体素子の前記第３端子は前記第８半導体素子の前記第２端子と前記第１参照信号とに接続され、
前記第２電圧切替回路は、
第９半導体素子と第１０半導体素子を有し、
前記第９半導体素子の前記第１端子は前記第１０半導体素子の前記第１端子と前記第２制御信号とに接続され、
前記第９半導体素子の前記第２端子は前記第１０半導体素子の前記第３端子と前記第２印加電圧とに接続され、
前記第９半導体素子の前記第３端子は前記第１０半導体素子の前記第２端子と前記第２参照信号とに接続される、
前記第１から前記第１０半導体素子の耐圧は、前記出力信号のＨｉｇｈレベル時の電圧よりも低い、
請求項７に記載の耐圧制御回路。
【請求項９】
前記第１から前記第１０半導体素子のそれぞれは、電界効果トランジスタであり、
前記第１端子はソースであり、前記第２端子はゲートであり、前記第３端子はドレインである、
請求項８に記載の耐圧制御回路。
【請求項１０】
前記電界効果トランジスタは、Ｐ形ＭОＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、または、Ｎ形ＭОＳＦＥＴである、
請求項９に記載の耐圧制御回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は耐圧制御回路に関し、特に、低耐圧デバイスを用いた入出力回路において、高電圧入出力を実現することが可能な耐圧制御回路に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
近年、電子デバイスの製造プロセスの微細化にともなって、ＨＣＩ（Hot Carrier Injection）／ＮＢＴＩ（Negative Bias Temperature Instability）等の信頼性保障が難しくなり、高耐圧トランジスタの製造が困難になってきている。過去の傾向をみると、２８ｎｍ（ナノメートル）以前は３．３Ｖ（ボルト）または２．５Ｖ（ＯｖｅｒＤｒｉｖｅ＿３．３Ｖ）ＭＯＳとなり、７ｎｍまでは１．８ＶＭＯＳとなり、５ｎｍ以後は１．２Ｖ（ＯｖｅｒＤｒｉｖｅ１．５Ｖ）ＭＯＳとなり、ＩＯトランジスタの低耐圧化が進んでいる。一方で、先端プロセスの製品においても、３．３Ｖ－Ｉ／Ｆ（Interface）というような高電圧Ｉ／Ｏの要求があり、これに対しては、ＩＯトランジスタの多段積み回路で実現している。ＩＯトランジスタの多段積み回路においては、７ｎｍまでは３．３Ｖ電源の半分以上の耐圧（１．８Ｖ）を持つＩＯトランジスタが使用できたため、２段積み回路により３．３Ｖ－Ｉ／Ｆを実現することができた。しかしながら、５ｎｍ以降は３．３Ｖ電源の半分以下の耐圧（１．２Ｖｏｒ１．５Ｖ）となるため、低耐圧化したＩＯトランジスタの３段積み回路が必要になり、当該３段積み回路において、高電圧入出力を実現しなければならないという課題が生まれた。
【０００３】
特許文献１には、Ｎチャネル型トランジスタおよびのゲート端子に印加される第１の中間電圧を、電源電圧の半分よりも、しきい値電圧だけ高い電圧とし、Ｐチャネル型トランジスタおよびのゲート端子に印加される第２の中間電圧を、電源電圧の半分よりもしきい値電圧だけ低い電圧とすることにより、複数の接続点に出力される信号の振幅を電源電圧の半分以下に抑えることができる回路が開示されている。特許文献１に開示されている回路は２段積み回路であり、低耐圧（１．２Ｖｏｒ１．５Ｖ）化したＩＯトランジスタの３段積み回路における高電圧入出力（３．３Ｖ－Ｉ／Ｆ）を開示していない。
【先行技術文献】
【特許文献】
【０００４】
特開２００５－３９５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のように、低耐圧化したＩＯトランジスタの３段積み回路において、高電圧入出力を実現しなければならないという課題があった。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、耐圧制御回路（入力側）は、
高電圧モニタ回路と、前記高電圧モニタ回路に接続された第１電圧切替回路と、を備える。前記高電圧モニタ回路は、前記高電圧モニタ回路に入力する入力信号に基づいて第１参照信号を生成し、前記第１電圧切替回路は、前記第１電圧切替回路に印加された第１印加電圧と前記第１参照信号のうち、いずれか高い方の電圧を第１制御信号として出力する。
【０００８】
別の一実施の形態によれば、耐圧制御回路（出力側）は、
高電圧モニタ回路と、前記高電圧モニタ回路に接続された第１電圧切替回路と、前記高電圧モニタ回路に接続された第２電圧切替回路と、を備える。前記高電圧モニタ回路は、耐圧制御回路の後段に接続された高電圧出力回路の出力信号であって前記高電圧出力回路からフィードバックされ入力した前記出力信号に基づいて第１参照信号と第２参照信号とを生成し、前記第１電圧切替回路は、前記第１電圧切替回路に印加された第１印加電圧と前記第１参照信号とのうち、いずれか高い方の電圧を第１制御信号として出力する。前記第２電圧切替回路は、前記第２電圧切替回路に印加された第２印加電圧と前記第２参照信号とのうち、いずれか高い方の電圧を第２制御信号として出力する。
【発明の効果】
【０００９】
前記一実施の形態によれば、低耐圧デバイスを用いた入出力回路において、高電圧入出力を実現することが可能な耐圧制御回路を提供することができる。
【図面の簡単な説明】
【００１０】
入力回路、出力回路、および低耐圧回路を例示するブロック図である。
従来の技術の入力回路を例示する回路図である。
従来の技術の出力回路を例示する回路図である。
実施の形態１に係る入力回路を例示する回路図である。
実施の形態１に係る入力回路の耐圧制御回路を例示する回路図である。
実施の形態１に係る入力回路の耐圧制御回路を例示する回路図である。
実施の形態１に係る入力回路の耐圧制御回路の変形例を例示する回路図である。
実施の形態２に係る出力回路を例示する回路図である。
実施の形態２に係る出力回路を例示する回路図である。
実施の形態２に係る出力回路の耐圧制御回路を例示する回路図である。
実施の形態３に係る高電圧モニタ回路を例示する回路図である。
実施の形態３に係る高電圧モニタ回路を例示する回路図である。
実施の形態３に係る高電圧モニタ回路を例示する回路図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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