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公開番号2024064806
公報種別公開特許公報(A)
公開日2024-05-14
出願番号2022173690
出願日2022-10-28
発明の名称半導体集積回路
出願人ローム株式会社
代理人個人,個人
主分類H03L 7/06 20060101AFI20240507BHJP(基本電子回路)
要約【課題】発振周波数のばらつきが小さいオシレータを備える半導体集積回路を提供する。
【解決手段】第1オシレータ110は、第1周波数を有する第1クロック信号CK1を生成する。第2オシレータ120は、第1周波数より低い第2周波数を有する第2クロック信号CK2を生成する。第1オシレータ110は、第2オシレータ120に比べて相対的に高い周波数精度を有している。第2オシレータ120は、第1クロック信号CK1を利用してキャリブレーション可能である。第1オシレータ110は、非キャリブレーション期間において停止可能である。
【選択図】図1
特許請求の範囲【請求項１】
第１周波数を有する第１クロック信号を生成する第１オシレータと、
前記第１周波数より低い第２周波数を有する第２クロック信号を生成する第２オシレータと、
を備え、
前記第１オシレータは、前記第２オシレータに比べて相対的に高い周波数精度を有しており、
前記第２オシレータは、前記第１クロック信号を利用してキャリブレーション可能であり、前記第１オシレータは、非キャリブレーション期間において停止可能である、半導体集積回路。
続きを表示（約 1,500 文字）【請求項２】
前記第２オシレータは、前記第２周波数が前記第１周波数の１／Ｋ倍（Ｋは、８以上の整数）となるようにキャリブレーション可能である、請求項１に記載の半導体集積回路。
【請求項３】
前記第２オシレータは、
キャパシタと、
前記キャパシタを充電する電流源と、
前記キャパシタに生ずるランプ信号を、しきい値電圧と比較するコンパレータと、
前記しきい値電圧を調節するキャリブレーション回路と、
を含む、請求項１または２に記載の半導体集積回路。
【請求項４】
前記キャリブレーション回路は、
アップ信号に応答してカウントアップし、ダウン信号に応答してカウントダウンする第１カウンタと、
前記第１カウンタのカウント値を前記しきい値電圧に変換するＤ／Ａコンバータと、
前記第２クロック信号の周期が、前記第１クロック信号の周期の所定数Ｋ倍の時間より長いとき、それらの時間差の間、前記第１クロック信号を前記アップ信号として出力し、前記第２クロック信号の周期が、前記第１クロック信号の周期の所定数Ｋ倍の時間より短いとき、前記第２クロック信号をダウン信号として出力する制御部と、
を含む、請求項３に記載の半導体集積回路。
【請求項５】
前記制御部は、
前記第１クロック信号をカウントし、カウント値が前記所定数Ｋに達すると、第１制御信号をアサートし、前記第２クロック信号によってリセットされる第２カウンタと、
前記第１制御信号がアサートされる間、前記第１クロック信号を前記アップ信号として出力し、前記第１制御信号がネゲートされる間、前記第２クロック信号を前記ダウン信号として出力する論理回路と、
を含む、請求項４に記載の半導体集積回路。
【請求項６】
前記論理回路は、
前記第１クロック信号と前記第１制御信号の論理積を前記アップ信号として出力する第１ＡＮＤゲートを含む、請求項５に記載の半導体集積回路。
【請求項７】
前記論理回路は、
前記第２クロック信号と前記第１制御信号の反転信号の論理積を前記ダウン信号として出力する第２ＡＮＤゲートを含む、請求項５に記載の半導体集積回路。
【請求項８】
前記キャリブレーション回路は、
トリガ信号に応答してカウント動作を行い、リセット信号に応答してカウント値がリセットされる第３カウンタと、
前記第３カウンタの前記カウント値を前記しきい値電圧に変換するＤ／Ａコンバータと、
前記第２クロック信号のエッジから前記第１クロック信号のＫ周期の経過後であって、次に前記第２クロック信号のエッジが発生するまでの間、前記第１クロック信号を前記トリガ信号として出力する制御部と、
を備える、請求項３に記載の半導体集積回路。
【請求項９】
前記制御部は、
前記第１クロック信号をカウントし、カウント値が所定値Ｋに達すると、第４制御信号をアサートし、前記第２クロック信号に応答してリセットされる第４カウンタと、
前記第４制御信号がアサートされる期間、前記第１クロック信号を前記トリガ信号として出力する論理回路と、
を含む、請求項８に記載の半導体集積回路。
【請求項１０】
前記論理回路は、前記第４制御信号と前記第１クロック信号の論理積を出力するＡＮＤゲートである、請求項９に記載の半導体集積回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、オシレータを備える半導体集積回路に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
半導体集積回路において、さまざまな用途において、クロック信号が利用される。クロック信号を生成するオシレータとして、弛張型のオシレータが広く採用される。弛張型のオシレータは、キャパシタと、キャパシタを充電する電流源と、キャパシタを放電するスイッチ、キャパシタの電圧をしきい値と比較するコンパレータを含む。キャパシタを定電流で充電すると、キャパシタの電圧は、一定のスロープで上昇していく。そしてコンパレータによって、キャパシタの電圧がしきい値に達したことが検出されると、スイッチをオンして、キャパシタを放電し、再びキャパシタの充電を再開する。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１３４６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この形式のオシレータの発振周波数は、キャパシタの容量と、キャパシタを充電する電流量によって規定される。半導体集積回路において、キャパシタの容量や電流量の製造ばらつきは避けられず、発振周波数がばらつきを持つこととなる。
【０００５】
発振周波数のばらつきを小さくするために、半導体集積回路の製造工程において、トリミングが行われる。具体的には、テスターを用いてオシレータの発振周波数を測定し、目標とする周波数に近づくように、コンパレータのしきい値電圧を調節する。この場合、コンパレータのしきい値の設定値を保持するためのＲＯＭ（Read Only Memory）が必要となり、チップ面積の増大や、製造コストの上昇などの問題をもたらす。
【０００６】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、発振周波数のばらつきが小さいオシレータを備える半導体集積回路の提供にある。
【課題を解決するための手段】
【０００７】
本開示のある態様の半導体集積回路は、第１周波数を有する第１クロック信号を生成する第１オシレータと、第１周波数より低い第２周波数を有する第２クロック信号を生成する第２オシレータと、を備える。第１オシレータは、第２オシレータに比べて相対的に高い周波数精度を有している。第２オシレータは、第１クロック信号を利用してキャリブレーション可能であり、第１オシレータは、非キャリブレーション期間において停止可能である。
【０００８】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００９】
本開示のある態様によれば、オシレータの発振周波数のばらつきを抑制できる。
【図面の簡単な説明】
【００１０】
図１は、実施形態に係る半導体集積回路の回路図である。
図２は、第２オシレータの回路図である。
図３は、実施例１に係る第２オシレータの回路図である。
図４は、図３の第２オシレータの動作を説明する図である。
図５は、実施例２に係る第２オシレータの回路図である。
図６は、図５の第２オシレータの動作を説明する図である。
図７は、半導体集積回路のブロック図である。
図８は、半導体集積回路の回路図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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