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公開番号2024056139
公報種別公開特許公報(A)
公開日2024-04-22
出願番号2023174874
出願日2023-10-09
発明の名称D型フリップフロップ
出願人個人
代理人
主分類H03K 3/012 20060101AFI20240415BHJP(基本電子回路)
要約【課題】低消費電力化に効く低クロック信号負荷と従来回路を凌ぐ高速性を両立するスタティックD型フリップフロップを実現する。
【解決手段】共にPチャネルでノード2において直列接続されるクロックドFET16とクロックドでないFET15、15aを介して電源と、NチャネルでクロックドでないFET11,11aを介してグランドと、それぞれ接続されるノード1,1aにゲート端子を接続するNチャネルのFET12,12aと19,19aの併用駆動により、NチャネルのクロックドFETのパストランジスタ14,14aを介した交差結合インバータ対50への書き込みを高速化する。加えて、ノード1,1aが、クロック信号立ち上がり時にローレベルならば、そのローレベルをNチャネルのフィードバックFET13,13aとクロックドFET18によりクロック信号のハイレベルの期間中保ちリーク電流増を抑える。
【選択図】図12


特許請求の範囲【請求項1】
クロック信号の論理レベルに応じてラッチ、透過のいずれかの状態を取る前段、後段の2段のラッチからなるD型フリップフロップにおいて、該前段のラッチのうちに、ラッチ状態において論理レベルの一方のみを永続的に保持する半ラッチノードと該半ラッチノードにゲート端子を接続する後段のラッチ駆動用のFETを備えるラッチが含まれることと、該後段駆動FETを備えるラッチが該後段駆動FETを前記永続的に保持される論理レベルでオフするFETのみで構成する後段駆動がラッチ状態で永続しない非永続駆動ラッチであることと、前記後段のラッチが交差結合インバータ対と該インバータ対の交差結合ノードへの前記非永続駆動ラッチからの駆動を介するクロックドFETであるパストランジスタを備えることを特徴とするD型フリップフロップ。
続きを表示(約 2,400 文字)【請求項2】
前記非永続駆動ラッチが、前記後段駆動FETのうちの1個であるソース接地の後段駆動FETのドレイン端子に自身のゲート端子を前記半ラッチノードに自身のドレイン端子をそれぞれ接続するチャネル極性が該ソース接地後段駆動FETと同一のフィードバックFETを備えることと、前記パストランジスタが前記交差結合ノードの対の一方に自身の入出力端子対の一方を接続する第1のパストランジスタと該交差結合ノード対のもう一方に自身の入出力端子対の一方を接続する第2のパストランジスタとからなることを特徴とする請求項1記載のD型フリップフロップ。
【請求項3】
前記非永続駆動ラッチが前記半ラッチノードを駆動する電流の流れる経路を形成するFETとして第1のクロックドFETとクロックドでないFETを備えることと、該クロックドでないFETが、前記第1のクロックドFETとはチャネル極性が同一である第1同一チャネルのFETとチャネル極性が逆である第1逆チャネルのFETとからなることと、前記駆動電流経路形成FETからなる回路が、前記第1のクロックドFETのドレイン端子と前記クロックドでない第1逆チャネルのFETのドレイン端子とを接続する第1のノードと、前記第1のクロックドFETのソース端子と前記クロックドでない第1同一チャネルのFETのドレイン端子を接続する第2のノードを、前記半ラッチノードとする構成を取っていることを特徴とする請求項2記載のD型フリップフロップ。
【請求項4】
前記前段のラッチとして前記非永続駆動ラッチを二つ備えることと、該二つのうちの一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子と前記二つのうちのもう一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子に、前記第1のパストランジスタの入出力端子対のもう一方と前記第2のパストランジスタの入出力端子対のもう一方を、それぞれ接続することを特徴とする請求項3記載のD型フリップフロップ。
【請求項5】
前記一方の非永続駆動ラッチの第1のノードにゲート端子を前記もう一方の非永続駆動ラッチの第2のノードにドレイン端子をそれぞれ接続する第1逆チャネルのソース接地FETと、前記もう一方の非永続駆動ラッチの第1のノードにゲート端子を前記一方の非永続駆動ラッチの第2のノードにドレイン端子をそれぞれ接続する第1逆チャネルのソース接地FETを備えることを特徴とする請求項4記載のD型フリップフロップ。
【請求項6】
前記一方の非永続駆動ラッチの第2のノードにゲート端子を前記もう一方の非永続駆動ラッチの第1のノードにドレイン端子をそれぞれ接続する第1同一チャネルのソース接地FETと、前記もう一方の非永続駆動ラッチの第2のノードにゲート端子を前記一方の非永続駆動ラッチの第1のノードにドレイン端子をそれぞれ接続する第1同一チャネルのソース接地FETを備えることを特徴とする請求項5記載のD型フリップフロップ。
【請求項7】
前記第1のノードにゲート端子の接続される前記ソース接地後段駆動FETのドレイン端子が前記第1のパストランジスタの入出力端子対のもう一方に接続されることと、前記第1のノードにゲート端子の接続される前記後段駆動FETのうちの1個であるドレイン接地の後段駆動FETのソース端子が前記第2のパストランジスタの入出力端子対のもう一方に接続されることを特徴とする請求項3記載のD型フリップフロップ。
【請求項8】
前記前段のラッチとして非永続駆動ラッチを二つ備えることと、該二つの非永続駆動ラッチが半ラッチノードを駆動する電流の流れる経路を形成するFETとして第1のクロックドFETとクロックドでないFETを備えることと、該クロックドでないFETが、チャネル極性が前記第1のクロックドFETと同一である第1同一チャネルのFETと逆である第1逆チャネルのFETを備えることと、前記駆動電流経路形成FETからなる回路が、前記クロックドでない第1同一チャネルのFETのドレイン端子と前記クロックドでない第1逆チャネルのソース接地FETのドレイン端子を接続するノードを前記半ラッチノードとする構成を取っていることと、前記二つのうちの一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子と前記二つのうちのもう一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子を、前記第1と第2のパストランジスタの入出力端子対のもう一方に、それぞれ接続することを特徴とする請求項2記載のD型フリップフロップ。
【請求項9】
前記一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子に自身のゲート端子を、前記もう一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子に自身のドレイン端子を、それぞれ接続する第1同一チャネルのソース接地FETと、前記もう一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子に自身のゲート端子を、前記一方の非永続駆動ラッチの前記ソース接地後段駆動FETのドレイン端子に自身のドレイン端子を、それぞれ接続する第1同一チャネルのソース接地FETを備えることを特徴とする請求項8記載のD型フリップフロップ。
【請求項10】
前記第1のパストランジスタの入出力端子対のもう一方に前記もう一方の非永続駆動ラッチの後段駆動FETのうちの1個であるドレイン接地FETのソース端子を接続することと、前記第2のパストランジスタの入出力端子対のもう一方に前記一方の非永続駆動ラッチの前記後段駆動FETのうちの1個であるドレイン接地FETのソース端子を接続することを特徴とする請求項8記載のD型フリップフロップ。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、CMOS LSIの低消費電力化に寄与する低クロック信号負荷のスタティックD型フリップフロップ(以降DFFと記す)に関するものである。
続きを表示(約 4,900 文字)【背景技術】
【0002】
DFFは、使用頻度の高い基本的な論理回路の一つで、回路単体の消費電力が大きいことから、CMOS LSIの論理部における電力消費のかなりの割合を占める。このため、DFF内部での電力消費の割合の大きいクロック信号負荷を抑えたACFF、TCFF、LLFF[非特許文献1参照]、LRFF[非特許文献2参照]等の低クロック信号負荷のDFFが提案されてきた。
【0003】
例えば図1に示すLRFFは、透過型スタティックラッチの代わりに、ローレベルの保持しかできないノード(以降半ラッチノードと記す)を備える半ラッチ機能付インバータ(段落0007で説明するクロックドCMOSインバータ相当)を用いることで、クロック信号入力のゲート端子数が4の低クロック信号負荷とわずか19個の電界効果トランジスタ(FET)による構成を両立している。しかし、速度性能では、これまで主流のインバータとパストランジスタからなるトランスミッションゲートフリップフロップ(以後TGFFと略記する)より劣る弱点がある。これは、パストランジスタ14とインバータ24の電源(Vdd)側からの駆動を、最悪条件ではオフに切り替わる途中のPチャネルFET161,31を含むことになる3個直列のPチャネルFETに頼っているからである。
【0004】
ここで、透過型スタティックラッチとは、その状態へ切り替わる時の入力を保持して出力し続けるラッチ状態と、自身への入力をそのまま通過させて出力し続ける透過状態とが、クロック信号の論理レベルに応じて切り替わる回路であり、スタティックDラッチとも呼ばれている。また、Vdd側からの駆動で、オフに切り替わる途中のPチャネルFET161,31に頼らざるを得ないのは、ラッチ状態でローレベルしか保持しない1段目の半ラッチ機能付インバータの出力ノードにゲート端子を接続するPチャネルの後段のラッチ駆動用FET(以降、後段駆動FETと記す)151がラッチ状態の途中でオンしても、貫通電流が生じないようにするためである。Pチャネルの後段駆動FET151がラッチ状態の途中でオンし得るのは、1段目の半ラッチ機能付インバータの出力が、ハイレベルを保持できないために、D信号入力がローレベルからハイレベルに切り替わり次第、ローレベル側へ落ちてしまうからである。さらに、直列とは一般にチャネル極性同一のFETが互いのドレインとソースを向かい合わせて連なることであるけれども、以降では、チャネル極性が同一のFET間であれば、1個のFETのドレインと複数個のFETのソースが向かい合う場合も、あるいは、1個のFETのソースと複数個のFETのドレインが向かい合う場合も、同じ直列と記す。なお、連結と記す場合は、直列接続だけでなく、チャネル極性が互いに逆のFETをそれらのドレイン同士で接続する場合も含める。
【0005】
このLRFF以外の低クロック信号負荷のDFFも、個別に理由は異なるものの、速度性能がTGFFより劣る、LSSD型スキャンフリップフロップの回路が複雑化し構成FETの少なさが損なわれる等の問題があった。このような状況の中、これらの問題を唯一解決していたと言えるのが、True Single-Phase Clock型(以降TSPCと略記する)のスプリットアウトプット構成を採る前段のラッチの対と、交差結合インバータ対とその交差結合ノード対の片方に自身の入出力端子対の一方をそれぞれ接続するクロックドFETのパストランジスタの対からなる後段のラッチを連結する2段構成のDFFである[非特許文献3参照]。ここで、クロックドFETとはゲート端子への入力がクロック信号のFETである。
【0006】
図2はその2段構成DFFの一形態の回路図であり、1,1aは半ラッチノードの第1のノード、2,2aは半ラッチノードの第2のノード、3,4は前段のラッチの出力ノード、5と5aは交差結合インバータ対50の交差結合ノード対、11,11aはNチャネルのソース接地FET、12,12aはNチャネルのソース接地の後段駆動FET、14,14aはパストランジスタとして動作するNチャネルのクロックドFET、15,15aはPチャネルのソース接地FET、16,16aはPチャネルのクロックドFET、20,20aはPチャネルのソース接地後段駆動FETである。また、25,26はインバータで、互いに交差結合されて、記憶回路の交差結合インバータ対50を構成している。27はD端子41の入力信号(D信号)反転用のインバータ、28はQB端子42への出力のためのバッファ用インバータである。さらに、51,51aは、それぞれが11,15,16および11a,15a,16aからなる最も単純なクロックドCMOS論理回路のクロックドCMOSインバータであり、クロックドFET16,16aのゲート端子にはクロック(CLK)端子40からのクロック信号が入力されている。
【0007】
ここで対象としているクロックドCMOS論理回路は、出力ノードの駆動電流経路の途中に入れるクロックドFETを1個に限る半ラッチ機能付き論理回路である。51,51aの構成から明らかなように、具体的には、クロックドFET がPチャネルなら、そのクロックドPチャネルFETとそれに直列接続されるゲート端子への入力がクロック信号でない(クロックドでない)PチャネルFETとでVdd側の駆動電流経路を、クロックドでないNチャネルFETでグランド(GND)側の駆動電流経路を、半ラッチノード(1,1a)に対してそれぞれ形成する論理回路である。あるいは、クロックドでないPチャネルFETでVdd側の駆動電流経路を、連結されているクロックドPチャネルFETとクロックドでないNチャネルFETでGND側の駆動電流経路を、半ラッチノード(2,2a)に対してそれぞれ形成する論理回路である。一方、クロックドFET がNチャネルなら、そのクロックドNチャネルFETとそれに直列接続されるクロックドでないNチャネルFETとでGND側の駆動電流経路を、クロックドでないPチャネルFETでVdd側の駆動電流経路を、それぞれ半ラッチノードに対して形成する論理回路である。あるいは、クロックドでないNチャネルFETでGND側の駆動電流経路を、連結されているクロックドNチャネルFETとクロックドでないPチャネルFETでVdd側の駆動電流経路を、もう1個の半ラッチノードに対して形成する論理回路である。このクロックドCMOS論理回路の中で、クロックドCMOSインバータが、最も単純と言えるのは、クロックドでないFETが1個ずつのPチャネルFETとNチャネルFETで構成されるからである。
【0008】
図2に示されるように、このDFFは、後段駆動FET対の12,20と 12a,20aのそれぞれが、後段ラッチのパストランジスタのクロックドFET14,14aを介して交差結合ノード5,5aを駆動することで、交差結合インバータ対への書き込みを行う動作構成を採っている。この構成により、保持されているD信号あるいはD信号の反転が、ホールド期間中に後段ラッチに転送される(書き込まれる)マスタースレイブ型のDFFとして動作する。ここで、ホールド期間とはクロック信号がローレベルからハイレベルに立ち上がる(前段のラッチが透過状態で後段のラッチがラッチ状態のDFF状態[以降、透過ラッチ状態と記す]から前段のラッチがラッチ状態で後段のラッチが透過状態のDFF状態[以降、ラッチ透過状態あるいは前段のラッチに関する記述の場合は単にラッチ状態と記す]に切り替わる)時点からD信号入力のホールド時間が経過するまでの期間である。また、後段駆動FET対の12,20と 12a,20a は、それぞれTSPCスプリットアウトプット構成の aの付かない番号の要素からなるD信号入力用の前段のラッチ(以降、a無し前段ラッチと記す)と aの付く番号の要素からなるD信号反転入力用前段のラッチ(以降、a付き前段ラッチと記す)の出力ドライバーである。
【0009】
クロック信号がローレベルの時にD信号とそれがインバータ27により反転された信号がa無し、a付き前段ラッチにそれぞれ入力されると、クロックドCMOSインバータの第1,第2のノード1a,2aにD信号が、1,2にその反転がそれぞれ現れる。クロックドCMOSインバータ51,51aは、第1のクロックドFETがオンしていると単なるインバータとして動作するからである。クロック信号がローレベルからハイレベルに立ち上がり第1のクロックドFET16,16aがオフして、このDFFがラッチ透過状態に移る時、第1のノード1,1aは、その時点の論理レベルがローレベルならばそのローレベルを保持し続けるものの、ハイレベルならば保持し続けることはできずD信号入力が切り替わり次第ローレベルに下がってしまう。同様に、第2のノード2,2aは、その時点の論理レベルがハイレベルならばそのハイレベルを保持し続けるものの、ローレベルならば保持し続けることはできずD信号入力が切り替わり次第ハイレベルに上がってしまう。これは、第1,第2のノード1,1a,2,2aのいずれもが論理レベルの片側しか保持できない半ラッチノードであることによる。このため後段駆動FET対の12,20と12a,20aは、ラッチ透過状態に移った後のD信号入力が維持されている間のみ、それぞれハイレベル、ローレベルを互いに相補的に出力する。そして、この出力が、ラッチ透過状態でオンする第1、第2のパストランジスタのNチャネルFET14,14aを介して、交差結合インバータ対を書き込み駆動する。換言すれば、ラッチ透過状態に移る直前のD信号入力あるいはその反転入力がそのまま維持されている間は、それらの反転された信号が第1,第2のノード1,1a,2,2aで保持されて、交差結合インバータ対に書き込まれることになる。このホールド期間に限られる非永続の書き込み駆動のおかげで、D信号入力のホールド時間を書き込み完了まで延ばさざるを得なくはなる。しかし、書き込み時間は極わずかなので、ホールド時間の延びがこのDFFの利点を損なうことはない。また、ホールド時間が過ぎてD信号が切り替わった後に、書き込まれたデータが壊されることもない。D信号入力が切り替わると後段駆動FET12,12a,20,20aのいずれもがオフするために、後段ラッチに対する駆動能力が失われるからである。
【0010】
ここで、後段駆動FET12,12a,20,20aのいずれもがオフしてしまうのは、第1,第2のノード1,2,1a,2aがこれらをオンさせる論理レベルを保持せずに、オフさせる論理レベルしか保持し続けられないからである。換言すれば、後段駆動FET12,12a,20,20aに、第1,第2のノード1,2,1a,2aで保持し続けられる論理レベルでオンするチャネル極性のFETが含まれないからである。しかし、第1,第2のノード1,2,1a,2aでのソース接地の後段駆動FETをオフさせる論理レベルの保持は、ハイインピーダンスとなる第1,第2のノード1,2,1a,2aの寄生容量に蓄積された電荷によるダイナミックなものであるため、永続が保証されるわけではない(ダイナミックな半ラッチノード)。このため、前段ラッチのラッチ状態の期間が延びると、このオフさせている論理レベルがリーク電流やノイズによってオンさせる側の論理レベル側に移行してしまい、Pチャネル,NチャネルのFETのどちらか一方がオフでなければならないCMOS回路の基本要件を満たさなくなり得る。その結果として、リーク電流が過大化したり貫通電流が流れ出したりするばかりか、場合によっては書き込んだ内容の破壊にまで至る。
(【0011】以降は省略されています)

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