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公開番号2024044178
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022149560
出願日2022-09-20
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人
主分類H01L 29/78 20060101AFI20240326BHJP(基本的電気素子)
要約【課題】セルフターンオンを抑制する半導体装置を提供する。
【解決手段】本実施形態に係る半導体装置は、ドレイン電極と、ソース電極と、前記ドレイン電極と前記ソース電極との間に配置された半導体領域と、前記半導体領域中に、第1絶縁膜を介して配置されたゲート電極と、前記ゲート電極と前記ソース電極との間に配置され、前記第1絶縁膜の比誘電率よりも高い比誘電率を有する第2絶縁膜と、を備える。
【選択図】図1
特許請求の範囲【請求項1】
ドレイン電極と、
ソース電極と、
前記ドレイン電極と前記ソース電極との間に配置された半導体領域と、
前記半導体領域中に、第1絶縁膜を介して配置されたゲート電極と、
前記ゲート電極と前記ソース電極との間に配置され、前記第1絶縁膜の比誘電率よりも高い比誘電率を有する第2絶縁膜と、
を備える半導体装置。
続きを表示(約 1,500 文字)【請求項2】
前記第2絶縁膜はシリコン窒化物から構成される、請求項1に記載の半導体装置。
【請求項3】
前記第2絶縁膜と前記ソース電極との間に設けられ、底面に前記第2絶縁膜が露出する開口が設けられた第3絶縁膜をさらに備え、
前記開口は前記ゲート電極と前記ソース電極との間に位置し、前記ソース電極の一部は、前記開口内に配置されている請求項1に記載の半導体装置。
【請求項4】
前記開口に位置する前記第2絶縁膜上に部分的に配置された第4絶縁膜をさらに備える請求項3に記載の半導体装置。
【請求項5】
前記ゲート電極は、前記ドレイン電極から前記ソース電極に向かう第1方向に直交する第2方向において延在し、
前記開口は、前記第2方向、及び前記第1方向と前記第2方向とに直交する第3方向において複数設けられている請求項3に記載の半導体装置。
【請求項6】
前記ゲート電極と前記ドレイン電極との間に位置し、前記第1絶縁膜中に配置されたフィールドプレート電極をさらに備える、請求項1に記載の半導体装置。
【請求項7】
前記ゲート電極は、前記ドレイン電極から前記ソース電極に向かう第1方向に直交する第2方向において延在し、
前記ゲート電極は、第1のゲート電極部と第2のゲート電極部とを有し、
前記第1のゲート電極部と前記第2のゲート電極部は、前記第1方向と前記第2方向とに直交する第3方向において離間して設けられ、
前記第1のゲート電極部と前記第2のゲート電極部との間には、前記第1絶縁膜の一部が設けられる請求項1に記載の半導体装置。
【請求項8】
前記第2絶縁膜と前記ソース電極との間に設けられ、底面に前記第2絶縁膜が露出する開口が複数設けられた第3絶縁膜をさらに備え、
前記開口は、前記第1のゲート電極部と前記ソース電極との間、及び前記第2のゲート電極部と前記ソース電極との間に設けられ、
前記ソース電極の一部は、前記開口内に配置されている請求項7に記載の半導体装置。
【請求項9】
前記ソース電極は、前記第1のゲート電極部と前記第2のゲート電極部との間に配置されたゲート間電極部を備え、
前記第2絶縁膜は、前記第1のゲート電極部と前記ゲート間電極部との間、および、前記第2のゲート電極部と前記ゲート間電極部との間に配置されている
請求項7に記載の半導体装置。
【請求項10】
ドレイン電極と、
ソース電極と、
前記ドレイン電極と前記ソース電極との間に配置された半導体領域と、
前記半導体領域中に、第1絶縁膜を介して設けられたゲート電極と、
を備え、
前記ゲート電極は、前記ドレイン電極から前記ソース電極に向かう第1方向に直交する第2方向において延在し、
前記ゲート電極は、第1のゲート電極部と第2のゲート電極部とを有し、
前記第1のゲート電極部と前記第2のゲート電極部は、前記第1方向と前記第2方向とに直交する第3方向において離間して設けられ、
前記ソース電極は、前記第1のゲート電極部と前記第2のゲート電極部との間に配置されたゲート間電極部を備え、
前記第1絶縁膜は、前記ソース電極と前記第1のゲート電極部との間、および前記ソース電極と前記第2のゲート電極部との間に配置されている
半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
続きを表示(約 2,100 文字)【背景技術】
【0002】
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)において、オフ状態から意図せずにオン状態に遷移するセルフターンオンという現象が知られている。セルフターンオンは、MOSFETがオフ状態のときにドレイン電極とソース電極との間の電圧が急激に時間変化することによって、ゲート電極とドレイン電極との間の容量C
gd
を介してゲート電極とソース電極との間の容量C
gs
が充電されることでゲート閾値電圧以上の電圧が誘起されることに起因する。
【0003】
セルフターンオンを抑制する手段として、ゲート抵抗を大きくし、MOSFETのスイッチング速度を遅くすることが考えられる。しかし、設計上の制約から、ゲート抵抗の大きさを変更することが好ましくない場合がある。
【0004】
セルフターンオンを抑制する他の手段として、ゲート電極とソース電極との間の容量C
gs
を大きくすることが考えられる。しかし、容量C
gs
を大きくするためにゲート電極とソース電極との間の層間絶縁膜の厚さを小さくすると、当該層間絶縁膜の絶縁耐力が低下する。その結果、ゲート電極およびソース電極間においてショートが発生し易くなる。
【先行技術文献】
【特許文献】
【0005】
特開2016-129226号公報
特許第5612830号公報
特開2008-263095号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の実施形態は、セルフターンオンを抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【0007】
本実施形態に係る半導体装置は、ドレイン電極と、ソース電極と、前記ドレイン電極と前記ソース電極との間に配置された半導体領域と、前記半導体領域中に、第1絶縁膜を介して配置されたゲート電極と、前記ゲート電極と前記ソース電極との間に配置され、前記第1絶縁膜の比誘電率よりも高い比誘電率を有する第2絶縁膜と、を備える。
【図面の簡単な説明】
【0008】
第1の実施形態に係る半導体装置の断面図である。
第1の実施形態に係る半導体装置の製造方法の一部工程の一例を説明するための断面図である。
図2Aに続く、第1の実施形態に係る半導体装置の製造方法の一部工程の一例を説明するための断面図である。
図2Bに続く、第1の実施形態に係る半導体装置の製造方法の一部工程の一例を説明するための断面図である。
図2Cに続く、第1の実施形態に係る半導体装置の製造方法の一部工程の一例を説明するための断面図である。
図2Dに続く、第1の実施形態に係る半導体装置の製造方法の一部工程の一例を説明するための断面図である。
図2Eに続く、第1の実施形態に係る半導体装置の製造方法の一部工程の一例を説明するための断面図である。
図2Fに続く、第1の実施形態に係る半導体装置の製造方法の一部工程の一例を説明するための断面図である。
第1の実施形態に係る半導体装置の別の構成例を示す断面図である。
第2の実施形態に係る半導体装置の断面図である。
第2の実施形態に係る半導体装置の別の構成例を示す断面図である。
第3の実施形態に係る半導体装置の断面図である。
第3の実施形態に係る半導体装置の別の構成例を示す断面図である。
第4の実施形態に係る半導体装置を示す断面図である。
第4の実施形態に係る半導体装置の別の構成例を示す断面図である。
第5の実施形態に係る半導体装置を示す断面図である。
第5の実施形態に係る半導体装置の別の構成例を示す断面図である。
第6の実施形態に係る半導体装置を説明する平面図である。
第6の実施形態に係る半導体装置の別の構成例を説明する平面図である。
第7の実施形態に係る半導体装置を示す平面図である。
第7の実施形態に係る半導体装置の別の構成例を示す平面図である。
【発明を実施するための形態】
【0009】
以下、図面を参照して本発明に係る実施形態を説明する。実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0010】
説明の便宜上、図面に示すように、XYZ直交座標系を採用する。Z軸方向は、半導体装置の積層方向(厚さ方向)である。また、Z方向のうち、ソース領域21側を「上」ともいい、ドレイン電極7側を「下」ともいう。ただし、この表現は便宜的なものであり、重力の方向とは無関係である。
(【0011】以降は省略されています)

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