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公開番号2024046271
公報種別公開特許公報(A)
公開日2024-04-03
出願番号2022151568
出願日2022-09-22
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人イトーシン国際特許事務所
主分類G11C 16/34 20060101AFI20240327BHJP(情報記憶)
要約【課題】ベリファイ回数を削減し、性能を向上させることができる半導体記憶装置を提供する。
【解決手段】本実施形態の半導体記憶装置は、第1ビット線と、第2ビット線と、ソース線と、ワード線と、電圧生成回路と、ロウデコーダと、を有する。第1ビット線は、第1ストリングの一端に接続される。第2ビット線は、第2ストリングの一端に接続される。ソース線は、第1及び第2ストリングの他端に共通に接続される。ワード線は、メモリセルトランジスタのゲートに共通に接続される。電圧生成回路は、ベリファイ動作時に、第1のターゲットレベルに応じて第1のビット線に第1の電圧を印加し、第2のターゲットレベルに応じて第2ビット線に第2の電圧を印加し、ソース線に第3の電圧を印加する。ロウデコーダは、前記ベリファイ動作時に、ベリファイ対象のメモリセルトランジスタが接続されたワード線に第4の電圧を印加する。
【選択図】図5
特許請求の範囲【請求項１】
第１選択トランジスタ、複数のメモリセルトランジスタ、及び、第２選択トランジスタを含む第１ストリングの一端に接続される第１ビット線と、
第１選択トランジスタ、複数のメモリセルトランジスタ、及び、第２選択トランジスタを含む第２ストリングの一端に接続される第２ビット線と、
前記第１ストリングの他端及び前記第２ストリングの他端に共通に接続されるソース線と、
前記第１ストリング及び前記第２ストリングの同一行にあるメモリセルトランジスタのゲートに共通に接続されるワード線と、
ベリファイ動作時に、ベリファイ動作の第１のターゲットレベルに応じて前記第１のビット線に第１の電圧を印加し、第２のターゲットレベルに応じて前記第２ビット線に第２の電圧を印加し、前記ソース線に第３の電圧を印加する電圧生成回路と、
前記ベリファイ動作時に、ベリファイ対象のメモリセルトランジスタが接続された前記ワード線に第４の電圧を印加するロウデコーダと、
を有する半導体記憶装置。
続きを表示（約 610 文字）【請求項２】
前記第１ビット線に接続され、第１センスノードを備えた第１センスアンプと、
前記第２ビット線に接続され、第２センスノードを備えた第２センスアンプと、
前記第１センスノードが充電されたか否かに基づき、前記第１ストリングのベリファイ対象のメモリセルトランジスタのベリファイがパスしたか否かを判定し、前記第２センスノードが充電されたか否かに基づき、前記第２ストリングのベリファイ対象のメモリセルトランジスタのベリファイがパスしたか否かを判定する制御回路と、
を有する請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記第１センスノードが充電された場合、前記第１ストリングのベリファイ対象のメモリセルトランジスタのベリファイがフェイルしたと判定し、前記第１センスノードが充電されなかった場合、前記第１ストリングのベリファイ対象のメモリセルトランジスタのベリファイがパスしたと判定する請求項２に記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記第２センスノードが充電された場合、前記第２ストリングのベリファイ対象のメモリセルトランジスタのベリファイがフェイルしたと判定し、前記第２センスノードが充電されなかった場合、前記第２ストリングのベリファイ対象のメモリセルトランジスタのベリファイがパスしたと判定する請求項２に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
半導体記憶装置の一種として、ＮＡＮＤ型メモリが知られている。半導体記憶装置は、多値化が進むに伴いベリファイ回数が増大し、性能が低下する。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－５６１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、ベリファイ回数を削減し、性能を向上させることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置は、第１ビット線と、第２ビット線と、ソース線と、ワード線と、電圧生成回路と、ロウデコーダと、を有する。第１ビット線は、第１選択トランジスタ、複数のメモリセルトランジスタ、及び、第２選択トランジスタを含む第１ストリングの一端に接続される。第２ビット線は、第１選択トランジスタ、複数のメモリセルトランジスタ、及び、第２選択トランジスタを含む第２ストリングの一端に接続される。ソース線は、第１ストリングの他端及び第２ストリングの他端に共通に接続される。ワード線は、第１ストリング及び第２ストリングの同一行にあるメモリセルトランジスタのゲートに共通に接続される。電圧生成回路は、ベリファイ動作時に、ベリファイ動作の第１のターゲットレベルに応じて第１のビット線に第１の電圧を印加し、第２のターゲットレベルに応じて第２ビット線に第２の電圧を印加し、ソース線に第３の電圧を印加する。ロウデコーダは、前記ベリファイ動作時に、ベリファイ対象のメモリセルトランジスタが接続されたワード線に第４の電圧を印加する。
【図面の簡単な説明】
【０００６】
メモリシステムの構成の一例を示すブロック図である。
図１中の不揮発性メモリ２の一例を示すブロック図である。
３次元構造のメモリセルアレイ２０のブロックの構成の一例を示す図である。
図２中のセンスアンプユニット群２８およびデータレジスタ２９の一例を示すブロック図である。
図４中のセンスアンプユニットＳＡＵの具体的な構成の一例を示す回路図である。
第１の実施形態のベリファイ動作の一例について説明するための説明図である。
第１の実施形態のベリファイ動作の一例について説明するための説明図である。
第１の実施形態のベリファイ動作の一例について説明するための説明図である。
プログラム動作とベリファイ動作において選択ワード線ＷＬｓｅｌに印加する電圧の変化の一例を示す説明図である。
プログラム動作とベリファイ動作において選択ワード線ＷＬｓｅｌに印加する電圧の変化の他の例を示す説明図である。
第２の実施形態の不揮発性メモリ２Ａの一例を示すブロック図である。
第２の実施形態のベリファイ動作の一例について説明するための説明図である。
第２の実施形態のベリファイ動作の一例について説明するための説明図である。
第２の実施形態のベリファイ動作の一例について説明するための説明図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明の実施形態について詳細に説明する。
（第１の実施形態）
（メモリシステムの構成）
図１は、メモリシステムの構成の一例を示すブロック図である。本実施形態のメモリシステム１は、メモリコントローラ３と不揮発性メモリ２とを備える。なお、不揮発性メモリ２は、複数のメモリチップを含む場合がある。メモリシステム１は、ホスト装置４と接続可能である。ホスト装置４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【０００８】
メモリシステム１は、ホスト装置４が搭載されたマザーボード上に、メモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（Ｌａｒｇｅ－ＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）またはＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）として構成してもよい。メモリシステム１の例としては、ＳＤカードのようなメモリカード、ＳＳＤ（Ｓｏｌｉｄ－Ｓｔａｔｅ－Ｄｒｉｖｅ）、およびｅＭＭＣ（ｅｍｂｅｄｄｅｄ－Ｍｕｌｔｉ－Ｍｅｄｉａ－Ｃａｒｄ）などが挙げられる。
【０００９】
不揮発性メモリ２は、複数のメモリセルを備えたＮＡＮＤ型メモリであり、データを不揮発に記憶する。不揮発性メモリ２の具体的な構成については後述する。
【００１０】
メモリコントローラ３は、例えばホスト装置４からの命令に応答して、不揮発性メモリ２に対して書き込み（プログラムともいう）、読み出し、および消去などを命令する。また、メモリコントローラ３は、不揮発性メモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース（ホストＩ／Ｆ）回路１０、プロセッサ１１、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１２、バッファメモリ１３、メモリインターフェース回路（メモリＩ／Ｆ）回路１４、およびＥＣＣ（ＥｒｒｏｒＣｈｅｃｋｉｎｇａｎｄＣｏｒｒｅｃｔｉｎｇ）回路１５などを備える。
（【００１１】以降は省略されています）

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