特許ウォッチ

公開番号2024042619
公報種別公開特許公報(A)
公開日2024-03-28
出願番号2022147466
出願日2022-09-15
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人高橋・林アンドパートナーズ
主分類G11C 16/34 20060101AFI20240321BHJP(情報記憶)
要約【課題】メモリセルのリードディスターブを抑制すること。
【解決手段】一実施形態に係る半導体記憶装置は、第1ワード線と、第2ワード線と、第1セレクトゲート線と、第2セレクトゲート線と、第3セレクトゲート線と、第4セレクトゲート線と、第1ワード線に接続された第1メモリセル及び第1セレクトゲート線に接続された第1選択トランジスタ、並びに、第2ワード線に接続された第2メモリセル及び第2セレクトゲート線に接続された第2選択トランジスタを含む第1メモリピラーと、第1メモリセル及び第2メモリセルのそれぞれの閾値電圧を読み出す読み出し動作を実行可能に制御するロジック制御回路と、を含み、ロジック制御回路は、読み出し動作の対象となるメモリセル以外のメモリセルに電気的に接続された選択トランジスタがオフ状態になるように、第1セレクトゲート線乃至第4セレクトゲート線をそれぞれ独立に制御する。
【選択図】図19
特許請求の範囲【請求項１】
第1のグループと、前記第１のグループに隣接する第２のグループと、
第１方向、及び前記第１方向に交差する第２方向に延在する第１層に設けられた第１ワード線と、
前記第１層において、前記第１ワード線に対向して設けられ、前記第１ワード線とは独立して制御される第２ワード線と、
前記第１方向及び前記第２方向に延在し、前記第１方向及び前記第２方向と交差する第３方向において、前記第１層に積層される第２層に設けられた第３ワード線と、
前記第２層において、前記第３ワード線に対向して設けられ、前記第３ワード線とは独立して制御される第４ワード線と、
前記第１方向及び前記第２方向に延在し、前記第３方向において、前記第１層に積層される第３層に設けられた第５ワード線と、
前記第３層において、前記第５ワード線に対向して設けられ、前記第５ワード線とは独立して制御される第６ワード線と、
前記第３方向において、前記第３層に積層される第４層に配置され、前記第１方向に延在する第１セレクトゲート線と、
前記第４層において、前記第１セレクトゲート線に対向して配置され、前記第１セレクトゲート線とは独立して制御される第２セレクトゲート線と、
前記第４層において、前記第２セレクトゲート線に隣接して配置され、前記第１セレクトゲート線及び前記第２セレクトゲート線とは独立して制御される第３セレクトゲート線と、
前記第４層において、前記第３セレクトゲート線に対向して配置され、前記第１セレクトゲート線乃至前記第３セレクトゲート線とは独立して制御される第４セレクトゲート線と、
前記第１のグループに含まれ、第１メモリセル及び前記第１メモリセルに電気的に直列に接続される第１選択トランジスタ、並びに、第２メモリセル及び前記第２メモリセルに電気的に直列に接続される第２選択トランジスタを含み、前記第３方向に延在する第１メモリピラーと、
前記第２のグループに含まれ、第３メモリセル及び前記第３メモリセルに電気的に直列に接続される第３選択トランジスタ、並びに、前記第１のグループに含まれ、第４メモリセル及び前記第４メモリセルに電気的に直列に接続される第４選択トランジスタを含み、前記第３方向に延在する第２メモリピラーと、
前記第２のグループに含まれ、第５メモリセル及び前記第５メモリセルに電気的に直列に接続される第５選択トランジスタ、並びに、第６メモリセル及び前記第６メモリセルに電気的に直列に接続される第６選択トランジスタを含み、前記第３方向に延在する第３メモリピラーと、
前記第１のグループに含まれ、第７メモリセル及び前記第７メモリセルに電気的に直列に接続される第７選択トランジスタ、並びに、前記第２のグループに含まれ、第８メモリセル及び前記第８メモリセルに電気的に直列に接続される第８選択トランジスタを含み、前記第３方向に延在する第４メモリピラーと、
前記第１メモリセル乃至前記第８メモリセルに対して、それぞれの閾値電圧を読み出す読み出し動作を実行可能に制御するロジック制御回路と、
を含み、
前記第１メモリセル乃至前記第８メモリセルは、前記第１ワード線及び前記第２ワード線に挟まれ、
前記第１メモリセル、前記第３メモリセル、前記第５メモリセル、及び前記第７メモリセルは、前記第１ワード線に対向して配置され、
前記第２メモリセル、前記第４メモリセル、前記第６メモリセル、及び前記第８メモリセルは、前記第２ワード線に対向して配置され、
前記第１選択トランジスタ及び前記第２選択トランジスタは、前記第１セレクトゲート線及び前記第２セレクトゲート線に挟まれ、
前記第３選択トランジスタ及び前記第４選択トランジスタは、前記第２セレクトゲート線及び前記第３セレクトゲート線に挟まれ、
前記第５選択トランジスタ及び前記第６選択トランジスタは、前記第３セレクトゲート線及び前記第４セレクトゲート線に挟まれ、
前記第７選択トランジスタ及び前記第８選択トランジスタは、前記第１セレクトゲート線及び前記第４セレクトゲート線に挟まれ、
前記第１選択トランジスタ及び前記第７選択トランジスタは、前記第１セレクトゲート線に電気的に接続され、
前記第２選択トランジスタ及び前記第４選択トランジスタは、前記第２セレクトゲート線に電気的に接続され、
前記第３選択トランジスタ及び前記第５選択トランジスタは、前記第３セレクトゲート線に電気的に接続され、
前記第６選択トランジスタ乃至前記第８選択トランジスタは、前記第４セレクトゲート線に電気的に接続され、
前記ロジック制御回路は、前記読み出し動作を実行するとき、前記読み出し動作の対象となるメモリセル以外のメモリセルに電気的に接続された選択トランジスタがオフ状態になるように、前記第１セレクトゲート線乃至前記第４セレクトゲート線をそれぞれ独立に制御する、
半導体記憶装置。
続きを表示（約 3,900 文字）【請求項２】
前記ロジック制御回路は、
前記第１選択トランジスタ及び前記第７選択トランジスタがオン状態になるような電圧を前記第１セレクトゲート線に供給し、
前記第２選択トランジスタ及び前記第４選択トランジスタがオフ状態になるような電圧を前記第２セレクトゲート線に供給し、
前記第３選択トランジスタ及び前記第５選択トランジスタがオフ状態になるような電圧を前記第３セレクトゲート線に供給し、
前記第６選択トランジスタ及び前記第８選択トランジスタがオフ状態になるような電圧を前記第４セレクトゲート線に供給する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記ロジック制御回路は、
前記第３選択トランジスタ及び前記第５選択トランジスタが、前記第１メモリセルより速くオフ状態になるタイミングで、前記第３セレクトゲート線に電圧を供給し、
前記第６選択トランジスタ及び前記第８選択トランジスタが、前記第１メモリセルより速くオフ状態になるタイミングで、前記第４セレクトゲート線に電圧を供給し、
前記第２メモリセルが前記第３選択トランジスタ、前記第５選択トランジスタ、前記第６選択トランジスタ及び前記第８選択トランジスタより遅くオフ状態になるタイミングで、前記第２ワード線に電圧を供給する、
請求項１に記載の半導体記憶装置。
【請求項４】
前記読み出し動作の対象となるメモリセルは、前記第１メモリセルであり、
前記第１メモリセルは前記第２メモリセルに対向し、
前記ロジック制御回路は、
前記第１メモリセルがオン状態になるような第１の電圧を前記第１ワード線に供給し、
前記第３ワード線に電気的に接続されたメモリセル及び前記第５ワード線に電気的に接続されたメモリセルに前記第１の電圧を供給し、
前記第２メモリセルがオフ状態になるような第２の電圧を前記第２ワード線に供給し、
前記第４ワード線に電気的に接続されたメモリセル及び前記第６ワード線に電気的に接続されたメモリセルに前記第２の電圧を供給し、
前記第２の電圧は、前記第１の電圧より低く、負電圧である、
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１メモリピラーは、第１のビット線とソース線との間に接続され、
前記第２メモリピラーは、第２のビット線と前記ソース線との間に接続され、
前記第３メモリピラーは、第３のビット線と前記ソース線との間に接続され、
前記第４メモリピラーは、第２のビット線と前記ソース線との間に接続される、
請求項２に記載の半導体記憶装置。
【請求項６】
前記第１選択トランジスタは、前記ソース線と前記第１メモリセルとの間に接続され、
前記第２選択トランジスタは、前記ソース線と前記第２メモリセルとの間に接続され、
前記第３選択トランジスタは、前記ソース線と前記第３メモリセルとの間に接続され、
前記第４選択トランジスタは、前記ソース線と前記第４メモリセルとの間に接続され、
前記第５選択トランジスタは、前記ソース線と前記第５メモリセルとの間に接続され、
前記第６選択トランジスタは、前記ソース線と前記第６メモリセルとの間に接続され、
前記第７選択トランジスタは、前記ソース線と前記第７メモリセルとの間に接続され、
前記第８選択トランジスタは、前記ソース線と前記第８メモリセルとの間に接続される、
請求項５に記載の半導体記憶装置。
【請求項７】
第1のグループと、前記第１のグループに隣接する第２のグループと、
第１方向、及び前記第１方向に交差する第２方向に延在する第１層に設けられた第１ワード線と、
前記第１層において、前記第１ワード線に対向して設けられ、前記第１ワード線とは独立して制御される第２ワード線と、
前記第１方向及び前記第２方向に延在し、前記第１方向及び前記第２方向と交差する第３方向において、前記第１層に積層される第２層に設けられた第３ワード線と、
前記第２層において、前記第３ワード線に対向して設けられ、前記第３ワード線とは独立して制御される第４ワード線と、
前記第１方向及び前記第２方向に延在し、前記第３方向において、前記第１層に積層される第３層に設けられた第５ワード線と、
前記第３層において、前記第５ワード線に対向して設けられ、前記第５ワード線とは独立して制御される第６ワード線と、
前記第３方向において、前記第３層に積層される第４層に配置され、前記第１方向に延在する第１セレクトゲート線と、
前記第４層において、前記第１セレクトゲート線に対向して配置され、前記第１セレクトゲート線とは独立して制御される第２セレクトゲート線と、
前記第４層において、前記第２セレクトゲート線に隣接して配置され、前記第１セレクトゲート線及び前記第２セレクトゲート線とは独立して制御される第３セレクトゲート線と、
前記第４層において、前記第３セレクトゲート線に対向して配置され、前記第１セレクトゲート線乃至前記第３セレクトゲート線とは独立して制御される第４セレクトゲート線と、
前記第１のグループに含まれ、前記第１ワード線に電気的に接続された第１メモリセル、及び、前記第１メモリセルに電気的に直列に接続され、前記第１セレクトゲート線に電気的に接続された第１選択トランジスタ、並びに、前記第２ワード線に電気的に接続された第２メモリセル、及び、前記第２メモリセルに電気的に直列に接続され、前記第２セレクトゲート線に電気的に接続された第２選択トランジスタを含み、前記第３方向に延在する第１メモリピラー）と、
前記第２のグループに含まれ、前記第１ワード線に電気的に接続された第３メモリセル、及び、前記第３メモリセルに電気的に直列に接続され、前記第３セレクトゲート線に電気的に接続された第３選択トランジスタ、並びに、前記第１のグループに含まれ、前記第２ワード線に電気的に接続された第４メモリセル、及び、前記第４メモリセルに電気的に直列に接続され、前記第２セレクトゲート線に電気的に接続された第４選択トランジスタを含み、前記第３方向に延在する第２メモリピラーと、
前記第２のグループに含まれ、前記第１ワード線に電気的に接続された第５メモリセル、及び、前記第５メモリセルに電気的に直列に接続され、前記第３セレクトゲート線に電気的に接続された第５選択トランジスタ、並びに、前記第２ワード線に電気的に接続された第６メモリセル、及び、前記第６メモリセルに電気的に直列に接続され、前記第４セレクトゲート線に電気的に接続された第６選択トランジスタを含み、前記第３方向に延在する第３メモリピラーと、
前記第１のグループに含まれ、前記第１ワード線に電気的に接続された第７メモリセル、及び、前記第７メモリセルに電気的に直列に接続され、前記第１セレクトゲート線に電気的に接続された第７選択トランジスタ、並びに、前記第２のグループに含まれ、前記第２ワード線に電気的に接続された第８メモリセル、及び、前記第８メモリセルに電気的に直列に接続され、前記第４セレクトゲート線に電気的に接続された第８選択トランジスタを含み、前記第３方向に延在する第４メモリピラーと、
を含み、
前記第１セレクトゲート線、前記第２セレクトゲート線、前記第３セレクトゲート線及び前記第４セレクトゲート線は、前記第２層において、相互に独立して設けられる、
半導体記憶装置。
【請求項８】
前記第１セレクトゲート線と前記第３セレクトゲート線との間には、第１開口部及び第２開口部が配置され、
前記第１セレクトゲート線及び前記第３セレクトゲート線は、前記第１開口部及び前記第２開口部を用いて分離され、
前記第１ワード線は、前記第１開口部、前記第１セレクトゲート線及び前記第３セレクトゲート線と重畳する、
請求項７に記載の半導体記憶装置。
【請求項９】
前記第２セレクトゲート線と前記第４セレクトゲート線との間には、第３開口部及び第４開口部が配置され、
前記第２セレクトゲート線及び前記第４セレクトゲート線は、第３開口部及び第４開口部を用いて分離され、
前記第２ワード線は、前記第３開口部、前記第２セレクトゲート線及び前記第４セレクトゲート線と重畳する、
請求項８に記載の半導体記憶装置。
【請求項１０】
前記第１セレクトゲート線及び前記第３セレクトゲート線の間には、第１開口部及び第２開口部が配置されると共に、前記第１セレクトゲート線及び前記第３セレクトゲート線はそれぞれ独立に配置され、
前記第１ワード線は、第１サブワード線及び第２サブワード線を含み、
前記第１サブワード線及び前記第２サブワード線の間には、前記第１開口部及び前記第２開口部が配置され、
前記第１サブワード線及び前記第２サブワード線はそれぞれ独立に配置される、
請求項７に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は半導体記憶装置に関する。
続きを表示（約 5,800 文字）【背景技術】
【０００２】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－１６４０７０号公報
特開２０１７－１６８１６３号公報
特開２０２０－１９８１４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルのリードディスターブを抑制することを可能にする半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体記憶装置は、第1のグループと、前記第１のグループに隣接する第２のグループと、第１方向、及び前記第１方向に交差する第２方向に延在する第１層に設けられた第１ワード線と、前記第１層において、前記第１ワード線に対向して設けられ、前記第１ワード線とは独立して制御される第２ワード線と、前記第１方向及び前記第２方向に延在し、前記第１方向及び前記第２方向と交差する第３方向において、前記第１層に積層される第２層に設けられた第３ワード線と、前記第２層において、前記第３ワード線に対向して設けられ、前記第３ワード線とは独立して制御される第４ワード線と、前記第１方向及び前記第２方向に延在し、前記第３方向において、前記第１層に積層される第３層に設けられた第５ワード線と、前記第３層において、前記第５ワード線に対向して設けられ、前記第５ワード線とは独立して制御される第６ワード線と、前記第３方向において、前記第３層に積層される第４層に配置され、前記第１方向に延在する第１セレクトゲート線と、前記第４層において、前記第１セレクトゲート線に対向して配置され、前記第１セレクトゲート線とは独立して制御される第２セレクトゲート線と、前記第４層において、前記第２セレクトゲート線に隣接して配置され、前記第１セレクトゲート線及び前記第２セレクトゲート線とは独立して制御される第３セレクトゲート線と、前記第４層において、前記第３セレクトゲート線に対向して配置され、前記第１セレクトゲート線乃至前記第３セレクトゲート線とは独立して制御される第４セレクトゲート線と、前記第１のグループに含まれ、第１メモリセル及び前記第１メモリセルに電気的に直列に接続される第１選択トランジスタ、並びに、第２メモリセル及び前記第２メモリセルに電気的に直列に接続される第２選択トランジスタを含み、前記第３方向に延在する第１メモリピラーと、前記第２のグループに含まれ、第３メモリセル及び前記第３メモリセルに電気的に直列に接続される第３選択トランジスタ、並びに、前記第１のグループに含まれ、第４メモリセル及び前記第４メモリセルに電気的に直列に接続される第４選択トランジスタを含み、前記第３方向に延在する第２メモリピラーと、前記第２のグループに含まれ、第５メモリセル及び前記第５メモリセルに電気的に直列に接続される第５選択トランジスタ、並びに、第６メモリセル及び前記第６メモリセルに電気的に直列に接続される第６選択トランジスタを含み、前記第３方向に延在する第３メモリピラーと、前記第１のグループに含まれ、第７メモリセル及び前記第７メモリセルに電気的に直列に接続される第７選択トランジスタ、並びに、前記第２のグループに含まれ、第８メモリセル及び前記第８メモリセルに電気的に直列に接続される第８選択トランジスタを含み、前記第３方向に延在する第４メモリピラーと、前記第１メモリセル乃至前記第８メモリセルに対して、それぞれの閾値電圧を読み出す読み出し動作を実行可能に制御するロジック制御回路と、を含み、前記第１メモリセル乃至前記第８メモリセルは、前記第１ワード線及び前記第２ワード線に挟まれ、前記第１メモリセル、前記第３メモリセル、前記第５メモリセル、及び前記第７メモリセルは、前記第１ワード線に対向して配置され、前記第２メモリセル、前記第４メモリセル、前記第６メモリセル、及び前記第８メモリセルは、前記第２ワード線に対向して配置され、前記第１選択トランジスタ及び前記第２選択トランジスタは、前記第１セレクトゲート線及び前記第２セレクトゲート線に挟まれ、前記第３選択トランジスタ及び前記第４選択トランジスタは、前記第２セレクトゲート線及び前記第３セレクトゲート線に挟まれ、前記第５選択トランジスタ及び前記第６選択トランジスタは、前記第３セレクトゲート線及び前記第４セレクトゲート線に挟まれ、前記第７選択トランジスタ及び前記第８選択トランジスタは、前記第１セレクトゲート線及び前記第４セレクトゲート線に挟まれ、前記第１選択トランジスタ及び前記第７選択トランジスタは、前記第１セレクトゲート線に電気的に接続され、前記第２選択トランジスタ及び前記第４選択トランジスタは、前記第２セレクトゲート線に電気的に接続され、前記第３選択トランジスタ及び前記第５選択トランジスタは、前記第３セレクトゲート線に電気的に接続され、前記第６選択トランジスタ乃至前記第８選択トランジスタは、前記第４セレクトゲート線に電気的に接続され、前記ロジック制御回路は、前記読み出し動作を実行するとき、前記読み出し動作の対象となるメモリセル以外のメモリセルに電気的に接続された選択トランジスタがオフ状態になるように、前記第１セレクトゲート線乃至前記第４セレクトゲート線をそれぞれ独立に制御する。
【０００６】
一実施形態に係る半導体記憶装置は、第1のグループと、前記第１のグループに隣接する第２のグループと、第１方向、及び前記第１方向に交差する第２方向に延在する第１層に設けられた第１ワード線と、前記第１層において、前記第１ワード線に対向して設けられ、前記第１ワード線とは独立して制御される第２ワード線と、前記第１方向及び前記第２方向に延在し、前記第１方向及び前記第２方向と交差する第３方向において、前記第１層に積層される第２層に設けられた第３ワード線と、前記第２層において、前記第３ワード線に対向して設けられ、前記第３ワード線とは独立して制御される第４ワード線と、前記第１方向及び前記第２方向に延在し、前記第３方向において、前記第１層に積層される第３層に設けられた第５ワード線と、前記第３層において、前記第５ワード線に対向して設けられ、前記第５ワード線とは独立して制御される第６ワード線と、前記第３方向において、前記第３層に積層される第４層に配置され、前記第１方向に延在する第１セレクトゲート線と、前記第４層において、前記第１セレクトゲート線に対向して配置され、前記第１セレクトゲート線とは独立して制御される第２セレクトゲート線と、前記第４層において、前記第２セレクトゲート線に隣接して配置され、前記第１セレクトゲート線及び前記第２セレクトゲート線とは独立して制御される第３セレクトゲート線と、前記第４層において、前記第３セレクトゲート線に対向して配置され、前記第１セレクトゲート線乃至前記第３セレクトゲート線とは独立して制御される第４セレクトゲート線と、前記第１のグループに含まれ、前記第１ワード線に電気的に接続された第１メモリセル、及び、前記第１メモリセルに電気的に直列に接続され、前記第１セレクトゲート線に電気的に接続された第１選択トランジスタ、並びに、前記第２ワード線に電気的に接続された第２メモリセル、及び、前記第２メモリセルに電気的に直列に接続され、前記第２セレクトゲート線に電気的に接続された第２選択トランジスタを含み、前記第３方向に延在する第１メモリピラーと、前記第２のグループに含まれ、前記第１ワード線に電気的に接続された第３メモリセル、及び、前記第３メモリセルに電気的に直列に接続され、前記第３セレクトゲート線に電気的に接続された第３選択トランジスタ、並びに、前記第１のグループに含まれ、前記第２ワード線に電気的に接続された第４メモリセル、及び、前記第４メモリセルに電気的に直列に接続され、前記第２セレクトゲート線に電気的に接続された第４選択トランジスタを含み、前記第３方向に延在する第２メモリピラーと、前記第２のグループに含まれ、前記第１ワード線に電気的に接続された第５メモリセル、及び、前記第５メモリセルに電気的に直列に接続され、前記第３セレクトゲート線に電気的に接続された第５選択トランジスタ、並びに、前記第２ワード線に電気的に接続された第６メモリセル、及び、前記第６メモリセルに電気的に直列に接続され、前記第４セレクトゲート線に電気的に接続された第６選択トランジスタを含み、前記第３方向に延在する第３メモリピラーと、前記第１のグループに含まれ、前記第１ワード線に電気的に接続された第７メモリセル、及び、前記第７メモリセルに電気的に直列に接続され、前記第１セレクトゲート線に電気的に接続された第７選択トランジスタ、並びに、前記第２のグループに含まれ、前記第２ワード線に電気的に接続された第８メモリセル、及び、前記第８メモリセルに電気的に直列に接続され、前記第４セレクトゲート線に電気的に接続された第８選択トランジスタを含み、前記第３方向に延在する第４メモリピラーと、を含み、前記第１セレクトゲート線、前記第２セレクトゲート線、前記第３セレクトゲート線及び前記第４セレクトゲート線は、前記第２層において、相互に独立して設けられる。
【図面の簡単な説明】
【０００７】
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す図である。
第１実施形態に係るドレイン側セレクトゲート線、ビット線、及びメモリピラーの平面レイアウトを示す図である。
第１実施形態に係るワード線及びメモリピラーの平面レイアウトを示す図である。
第１実施形態に係るソース側セレクトゲート線、ビット線、及びメモリピラーの平面レイアウトを示す図である。
図４に示される半導体記憶装置のＡ１－Ａ２に沿った断面図である。
図４に示される半導体記憶装置のＢ１－Ｂ２に沿った断面図である。
第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。
第１の例において、図６に示されるメモリセルトランジスタのＣ１－Ｃ２線に沿った断面図である。
図９に示されるメモリセルトランジスタのＤ１－Ｄ２線に沿った断面図である。
第２の例において、図６に示されるメモリセルトランジスタのＣ１－Ｃ２線に沿った断面図である。
図１１に示されるメモリセルトランジスタのＥ１－Ｅ２線に沿った断面図である。
第１実施形態に係る半導体記憶装置において、隣接するストリングの等価回路を示す図である。
図１４（Ａ）は、第１の比較例に係る半導体記憶装置の一部を示し、図１４（Ｂ）は、第２の比較例に係る半導体記憶装置の一部を示す。
図１３に示されるストリングの等価回路を簡略化した等価回路の一例を示す図である。
第１実施形態に係る半導体記憶装置の読み出し動作を説明するための半導体記憶装置１の構成を示す図である。
第１実施形態に係る半導体記憶装置の読み出し動作を説明するための半導体記憶装置１の構成を示す図である。
第１実施形態に係る半導体記憶装置１の読み出し動作を説明するための半導体記憶装置１の構成を示す図である。
第１実施形態に係る半導体記憶装置の読み出し動作を説明するための半導体記憶装置１の構成を示す図である。
第１実施形態に係る半導体記憶装置の読み出し動作を説明するための半導体記憶装置１の構成を示す図である。
第１実施形態に係る半導体記憶装置の読み出し動作を説明するためのタイミングチャートを示す図である。
第１実施形態に係る半導体記憶装置のセレクトゲート線の形成方法を説明するための図である。
第１実施形態に係る半導体記憶装置のセレクトゲート線の形成方法を説明するための図である。
第１実施形態に係る半導体記憶装置のワード線の形成方法を説明するための図である。
第１実施形態に係る半導体記憶装置のセレクトゲート線ＳＧＤの形成方法を説明するための図である。
第２実施形態に係る半導体記憶装置のワード線の形成方法を説明するための図である。
第２実施形態に係る半導体記憶装置のワード線の形成方法を説明するための図である。
第２実施形態に係る半導体記憶装置のワード線の形成方法を説明するための図である。
第３実施形態に係る半導体記憶装置の読み出し動作を説明するためのタイミングチャートを示す図である。
第４実施形態に係る半導体記憶装置の読み出し動作を説明するためのタイミングチャートを示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、又は類似する機能及び構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字（、例えば、アルファベットの大文字、アルファベットの大文字、数字、ハイフンとアルファベットの大文字と数字など）を付して区別する。
【０００９】
以下の説明では、信号Ｘ＜ｐ：０＞（ｐは自然数）とは、（ｐ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｐ＞の集合を意味する。構成要素Ｙ＜ｐ：０＞とは、信号Ｘ＜ｐ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｐ＞の集合を意味する。
【００１０】
＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。
（【００１１】以降は省略されています）

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