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公開番号2024034598
公報種別公開特許公報(A)
公開日2024-03-13
出願番号2022138948
出願日2022-09-01
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G11C 16/26 20060101AFI20240306BHJP(情報記憶)
要約【課題】信号の出力を安定して行うことのできる半導体記憶装置、を提供する。
【解決手段】半導体記憶装置2は、外部のメモリコントローラ1に繰り返し出力信号を出力するピン501と、出力信号に対応してピン501の電位を変化させる出力回路と、出力回路の動作を制御する出力制御回路560と、を備える。出力回路が単位時間あたりにおいてピン501の電位を変化させる能力、のことを駆動能力としたときに、出力制御回路560は、それぞれの出力信号がピン50から出力される際に、駆動能力を一時的に変化させる能力調整処理を行う。
【選択図】図14
特許請求の範囲【請求項１】
外部のメモリコントローラに繰り返し出力信号を出力する出力ピンと、
前記出力信号に対応して前記出力ピンの電位を変化させる出力回路と、
前記出力回路の動作を制御する制御部と、を備え、
前記出力回路が単位時間あたりにおいて前記出力ピンの電位を変化させる能力、のことを駆動能力としたときに、
前記制御部は、
それぞれの前記出力信号が前記出力ピンから出力される際に、前記駆動能力を一時的に変化させる能力調整処理を行う、半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記制御部は、
前記メモリコントローラに前記出力信号が出力されるタイミング、を基準とした所定タイミングから、予め設定された所定時間が経過するまでの間において前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
【請求項３】
前記所定時間を計測するタイマー回路を更に備える、請求項２に記載の半導体記憶装置。
【請求項４】
前記制御部は、
前記能力調整処理のパラメータを、前記メモリコントローラから入力される制御信号に基づいて設定する、請求項１に記載の半導体記憶装置。
【請求項５】
外部からの入力により所定の電位に維持されている基準電位線と、
前記基準電位線における電位変動を検知する検知回路と、を備え、
前記制御部は、
前記能力調整処理のパラメータを、前記電位変動に基づいて設定する、請求項１に記載の半導体記憶装置。
【請求項６】
前記出力回路は、
所定の電位に維持された基準電位線と前記出力ピンとの間の電気抵抗、を変化させるドライバと、
前記ドライバを駆動する駆動回路と、を有するものであり、
前記制御部は、前記駆動回路の動作を制御することにより前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
【請求項７】
前記ドライバ及び前記駆動回路は複数組設けられており、
前記制御部は、
一部の前記駆動回路の動作を制御することにより前記能力調整処理を行う、請求項６に記載の半導体記憶装置。
【請求項８】
前記出力ピンは、前記メモリコントローラから入力信号が入力される入力ピン、としての機能も有しており、
前記出力ピンには、前記入力信号が入力される際に終端抵抗を調整するための抵抗調整回路が接続されており、
前記制御部は、
前記抵抗調整回路の動作を制御し、前記終端抵抗を変化させることにより前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
【請求項９】
一端が前記出力ピンに接続されたコンデンサを更に備え、
前記制御部は、前記コンデンサの他端における電位を変化させることにより前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
【請求項１０】
前記出力回路は、
所定の電位に維持された基準電位線と前記出力ピンとの間の電気抵抗、を変化させるドライバと、
前記ドライバを駆動する駆動回路と、を有するものであり、
前記制御部は、前記基準電位線の電位を一時的に変化させることにより前記能力調整処理を行う、請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、メモリコントローラに向けて読み出しデータ等の信号を出力する。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１０８２５５０６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
開示された実施形態によれば、信号の出力を安定して行うことのできる半導体記憶装置が提供される。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、外部のメモリコントローラに繰り返し出力信号を出力する出力ピンと、出力信号に対応して出力ピンの電位を変化させる出力回路と、出力回路の動作を制御する制御部と、を備える。出力回路が単位時間あたりにおいて出力ピンの電位を変化させる能力、のことを駆動能力としたときに、制御部は、それぞれの出力信号が出力ピンから出力される際に、駆動能力を一時的に変化させる能力調整処理を行う。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステムの構成例を示すブロック図である。
第１実施形態に係るメモリシステムの構成例を示すブロック図である。
第１実施形態に係る半導体記憶装置の構成を示すブロック図である。
メモリセルアレイの構成を示す等価回路図である。
メモリセルアレイの構成を示す断面図である。
センスアンプユニットの回路構成を示す図である。
メモリセルトランジスタの閾値分布の一例を示す図である。
書き込み動作時における、各配線の電位変化を示す図である。
読み出し動作時における、各配線の電位変化を示す図である。
第１実施形態に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。
読み出し動作時における、出力ピンの電位変化の一例を示す図である。
第１実施形態に係るメモリシステムの、出力回路等の構成を示す図である。
第１実施形態に係るメモリシステムの、ロジック制御回路等の構成を示す図である。
第１実施形態に係るメモリシステムの、出力回路等の構成を示す図である。
第１実施形態の変形例に係るメモリシステムの、出力回路等の構成を示す図である。
第１実施形態に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。
第１実施形態に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。
第１実施形態に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。
第２実施形態に係る半導体記憶装置の、出力回路等の構成を示す図である。
第３実施形態に係る半導体記憶装置の、シーケンサにより実行される処理の流れを示すフローチャートである。
第４実施形態に係る半導体記憶装置の、出力回路等の構成を示す図である。
第４実施形態に係る半導体記憶装置の、シーケンサにより実行される処理の流れを示すフローチャートである。
第５実施形態に係る半導体記憶装置の、出力回路等の構成を示す図である。
第５実施形態に係る半導体記憶装置の、出力回路等の構成を示す図である。
第６実施形態に係る半導体記憶装置の、出力ピン及びその近傍の構成を示す図である。
第７実施形態に係る半導体記憶装置の、出力回路等の構成を示す図である。
【発明を実施するための形態】
【０００７】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【０００８】
本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。
【０００９】
尚、実際のメモリシステムにおいては、図２に示されるように、１つのメモリコントローラ１に対し複数の半導体記憶装置２が設けられている。図１においては、複数ある半導体記憶装置２のうちの１つのみが図示されている。半導体記憶装置２の具体的な構成については後に説明する。
【００１０】
このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
（【００１１】以降は省略されています）

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