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公開番号2024038873
公報種別公開特許公報(A)
公開日2024-03-21
出願番号2022143205
出願日2022-09-08
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/26 20060101AFI20240313BHJP(情報記憶)
要約【課題】半導体記憶装置の回路面積を縮小させる。
【解決手段】実施形態の半導体記憶装置は、第1メモリセルトランジスタ、第1ビット線、第1センスアンプ、及び第1ラッチ回路を備える。第1メモリセルトランジスタ及び第1センスアンプは、第1ビット線に接続される。第1ラッチ回路は、第1センスアンプに接続される。第1センスアンプは、第1ノード、第1トランジスタ、第2ノード、及び第2トランジスタを有する。第1ノードは、第1ビット線に接続される。第1トランジスタは、第1ラッチ回路に電気的に接続された一端を有する。第2ノードは、第1トランジスタのゲートに接続される。第2トランジスタは、第1ノード及び第2ノードの間に接続される。第1メモリセルトランジスタのデータに応じて第1ノード及び第2ノードに第1ビット線からの電荷を転送する動作において、第2トランジスタはオン状態である。第2ノードのデータを第1ラッチ回路に転送する動作において、第2トランジスタはオフ状態である。
【選択図】図5
特許請求の範囲【請求項１】
第１メモリセルトランジスタと、
前記第１メモリセルトランジスタに電気的に接続された第１ビット線と、
前記第１ビット線に電気的に接続された第１センスアンプと、
第１センスアンプに電気的に接続された第１ラッチ回路と、
を備え、
前記第１センスアンプは、
前記第１ビット線に接続された第１ノードと、
前記第１ラッチ回路に電気的に接続された一端を有する第１トランジスタと、
前記第１トランジスタのゲートに接続された第２ノードと、
前記第１ノード及び前記第２ノードの間に接続された第２トランジスタと、を有し、
前記第１メモリセルトランジスタのデータに応じて前記第１ノード及び前記第２ノードに前記第１ビット線からの電荷を転送する動作において、前記第２トランジスタはオン状態であり、
前記第２ノードのデータを前記第１ラッチ回路に転送する動作において、前記第２トランジスタはオフ状態である、
半導体記憶装置。
続きを表示（約 1,300 文字）【請求項２】
前記第１センスアンプは、
前記第１ノードとして機能する第１導電体と、
前記第１ラッチ回路に接続されると共に前記第１導電体と隣り合い、第１配線として機能する第２導電体と、を更に備え、
前記第２導電体は、前記第１導電体との間に第１配線間容量を有する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１センスアンプは、
前記第２ノードとして機能する第３導電体と、
前記第２トランジスタの一端に接続されると共に前記第３導電体と隣り合い、第２配線として機能する第４導電体と、を更に備え、
前記第４導電体は、前記第３導電体との間に第２配線間容量を有する、
請求項１に記載の半導体記憶装置。
【請求項４】
前記第１センスアンプは、
前記第２ノードとして機能する第３導電体と、
前記第２トランジスタの一端に接続され、第２配線として機能する第４導電体と、
前記第３導電体と隣り合い、クロック信号を受信する第３配線として機能する第５導電体と、を更に備え、
前記第５導電体は、前記第３導電体との間に第２配線間容量を有する、
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１センスアンプは、
前記第１ノードとして機能する第１導電体と、
前記第１ラッチ回路に接続されると共に前記第１導電体と隣り合い、第１配線として機能する第２導電体と、を更に備え、
前記第２導電体は、前記第１導電体との間に第１配線間容量を有する、
請求項４に記載の半導体記憶装置。
【請求項６】
前記第１センスアンプは、
一端が前記第１ノードに接続され、他端が第１配線に接続された第１容量と、
一端が前記第２ノードに接続され、他端が第２配線に接続された第２容量と、を更に有する、
請求項１に記載の半導体記憶装置。
【請求項７】
前記第１センスアンプは、
一端が前記第１ノードに接続され、他端が第１電源に接続された第３トランジスタを更に有する、
請求項６に記載の半導体記憶装置。
【請求項８】
前記第１センスアンプと第１方向において隣接する第２センスアンプを更に備え、
前記第１センスアンプは、第４トランジスタを更に有し、
前記第２センスアンプは、第５トランジスタを有し、
前記第４トランジスタ及び前記第５トランジスタにおいて共有されるソース・ドレイン領域を有する、
請求項１に記載の半導体記憶装置。
【請求項９】
前記第１センスアンプと第１方向において隣接する第２センスアンプを更に備え、
前記第１方向において並ぶ前記第１センスアンプ及び前記第２センスアンプは、
前記第１方向において並ぶ７本の配線を有する、
請求項１に記載の半導体記憶装置。
【請求項１０】
前記７本の配線の内の少なくとも１本は、前記第１ラッチ回路に電気的に接続される、
請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特許第４６３５０６８号公報
特開２０１３－４６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の回路面積を縮小させる。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１メモリセルトランジスタ、第１ビット線、第１センスアンプ、及び第１ラッチ回路を備える。第１ビット線は、第１メモリセルトランジスタに電気的に接続される。第１センスアンプは、第１ビット線に電気的に接続される。第１ラッチ回路は、第１センスアンプに電気的に接続される。第１センスアンプは、第１ノード、第１トランジスタ、第２ノード、及び第２トランジスタを有する。第１ノードは、第１ビット線に接続される。第１トランジスタは、第１ラッチ回路に電気的に接続された一端を有する。第２ノードは、第１トランジスタのゲートに接続される。第２トランジスタは、第１ノード及び第２ノードの間に接続される。第１メモリセルトランジスタのデータに応じて第１ノード及び第２ノードに第１ビット線からの電荷を転送する動作において、第２トランジスタはオン状態である。第２ノードのデータを第１ラッチ回路に転送する動作において、第２トランジスタはオフ状態である。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係る半導体記憶装置１の構成例であるブロック図を示す。
図２は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイの回路構成の一例を示す。
図３は、第１実施形態に係る半導体記憶装置１が備えるセンスアンプの構成例であるブロック図を示す。
図４は、第１実施形態に係る半導体記憶装置１が備えるセンスアンプのレイアウトの一例を示す。
図５は、第１実施形態に係る半導体記憶装置１が備えるセンスアンプユニットＳＡＵの回路構成の一例を示す。
図６は、第１実施形態に係る半導体記憶装置１が有するトランジスタの平面構造の一例を示す。
図７は、第１実施形態に係る半導体記憶装置１の回路領域の断面構造の一例である、図６のＶＩ－ＶＩ線に沿った断面図を示す。
図８は、第１実施形態に係る半導体記憶装置１の回路領域の断面構造の一例を示す。
図９は、第１実施形態に係る半導体記憶装置１の読み出し動作の一例であるフローチャートを示す。
図１０は、第１実施形態に係る半導体記憶装置１の読み出し動作時の各種信号等の電圧の一例であるタイミングチャートを示す。
図１１は、第１実施形態の変形例に係る半導体記憶装置１ｍの回路領域の断面構造の一例を示す。
図１２は、第１実施形態の変形例に係る半導体記憶装置１ｍの回路領域の断面構造の一例を示す。
図１３は、第２実施形態に係る半導体記憶装置１ｂが備えるセンスアンプユニットＳＡＵの回路構成の一例を示す。
図１４は、第２実施形態に係る半導体記憶装置１ｂの回路領域の断面構造の一例を示す。
図１５は、第２実施形態に係る半導体記憶装置１ｂの読み出し動作時の各種信号等の電圧の一例であるタイミングチャートを示す。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰返しの説明は省略される場合がある。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。
【０００８】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００９】
本明細書及び特許請求の範囲において「実質的に同じ」「略同じ」「略均一」は、同じであることを意図されているものの、製造技術及び（又は）測定技術の限界に起因して完全に同一ではないとともに誤差を許容することを指す。
【００１０】
本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。「電気的に接続されている」とは、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。
（【００１１】以降は省略されています）

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