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公開番号2024044585
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022150204
出願日2022-09-21
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/22 20060101AFI20240326BHJP(情報記憶)
要約【課題】信頼性を向上させる。
【解決手段】一実施形態のメモリシステムは、各々が複数のメモリセルトランジスタを含む複数のブロックを含む不揮発性メモリと、メモリコントローラと、を備える。メモリコントローラは、第1ブロックに対して第1閾値以上の回数連続して第1処理が実行される場合、第1ブロックに対して第2処理を実行するように構成される。第2処理で第1ブロック内の複数のメモリセルトランジスタの各々のゲート-チャネル間に印可される電圧の極性は、第1処理で第1ブロック内の複数のメモリセルトランジスタの各々のゲート-チャネル間に印加される電圧の極性と異なる。
【選択図】図12
特許請求の範囲【請求項１】
各々が複数のメモリセルトランジスタを含む複数のブロックを含む不揮発性メモリと、
メモリコントローラと、
を備え、
前記メモリコントローラは、第１ブロックに対して第１閾値以上の回数連続して第１処理が実行される場合、前記第１ブロックに対して第２処理を実行するように構成され、
前記第２処理で前記第１ブロック内の前記複数のメモリセルトランジスタの各々のゲート－チャネル間に印可される電圧の極性は、前記第１処理で前記第１ブロック内の前記複数のメモリセルトランジスタの各々のゲート－チャネル間に印加される電圧の極性と異なる、
メモリシステム。
続きを表示（約 1,300 文字）【請求項２】
前記メモリコントローラは、前記第１ブロックに対して前記第１閾値より低い第２閾値以上の回数連続して前記第１処理が実行された後に、第２ブロックに対して前記第１処理を実行する場合、前記第１ブロックに対して前記第２処理を実行するように構成された、
請求項１記載のメモリシステム。
【請求項３】
前記第１処理を連続して実行することは、
読出し処理を連続して実行すること、書込み処理を連続して実行すること、又は消去処理を連続して実行すること
を含む、
請求項２記載のメモリシステム。
【請求項４】
前記複数のメモリセルトランジスタの各々のゲートは、
ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）を含む強誘電体膜と、
前記強誘電体膜に接する絶縁体膜と、
を含む、
請求項２記載のメモリシステム。
【請求項５】
前記強誘電体膜は、直方晶の結晶構造を有する、
請求項４記載のメモリシステム。
【請求項６】
前記不揮発性メモリは、ビット線を更に含み、
前記複数のブロックの各々は、第１選択ゲート線、第２選択ゲート線、ワード線、並びに各々が前記ビット線に接続された第１メモリストリング及び第２メモリストリングを含み、
前記第１メモリストリングは、
前記第１選択ゲート線に接続されたゲートを有する第１選択トランジスタと、
前記第１選択トランジスタと直列接続され、かつ前記ワード線に接続されたゲートを有する第１メモリセルトランジスタと、
を含み、
前記第２メモリストリングは、
前記第２選択ゲート線に接続されたゲートを有する第２選択トランジスタと、
前記第２選択トランジスタと直列接続され、かつ前記ワード線に接続されたゲートを有する第２メモリセルトランジスタと、
を含む、
請求項２記載のメモリシステム。
【請求項７】
前記第１閾値は、前記第１メモリストリング内で前記第１選択ゲート線に直列接続されるメモリセルトランジスタの数以上である、
請求項６記載のメモリシステム。
【請求項８】
前記第２閾値は、前記第１メモリストリング内で前記第１選択ゲート線に直列接続されるメモリセルトランジスタの数の５％以上である、
請求項６記載のメモリシステム。
【請求項９】
各々が複数のメモリセルトランジスタを含む複数のブロックを含む不揮発性メモリと、
メモリコントローラと、
を備え、
前記メモリコントローラは、連続して２回の第１処理が実行される場合、第１ブロックに対して１回目の第１処理を実行し、第２ブロックに対して２回目の第１処理を実行するように構成される、
メモリシステム。
【請求項１０】
前記第１処理を連続して実行することは、
読出し処理を連続して実行すること、書込み処理を連続して実行すること、又は消去処理を連続して実行すること
を含む、
請求項９記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリシステムに関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、不揮発性メモリを制御するメモリコントローラと、を含むメモリシステムが知られている。不揮発性メモリは、各々がＦｅＦＥＴ（Ferroelectric Field Effect Transistor）により構成された複数のメモリセルを含む。
【先行技術文献】
【特許文献】
【０００３】
特開２０１４－１７５０２０号公報
特許第５５８７１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上させる。
【課題を解決するための手段】
【０００５】
実施形態のメモリシステムは、各々が複数のメモリセルトランジスタを含む複数のブロックを含む不揮発性メモリと、メモリコントローラと、を備える。上記メモリコントローラは、第１ブロックに対して第１閾値以上の回数連続して第１処理が実行される場合、上記第１ブロックに対して第２処理を実行するように構成される。上記第２処理で上記第１ブロック内の上記複数のメモリセルトランジスタの各々のゲート－チャネル間に印可される電圧の極性は、上記第１処理で上記第１ブロック内の上記複数のメモリセルトランジスタの各々のゲート－チャネル間に印加される電圧の極性と異なる。
【図面の簡単な説明】
【０００６】
第１実施形態に係る情報処理システムの構成の一例を示すブロック図。
第１実施形態に係る不揮発性メモリの構成の一例を示すブロック図。
第１実施形態に係るメモリセルアレイの構成の一例を示す回路図。
第１実施形態に係るメモリセルアレイの閾値電圧分布の一例を示す図。
第１実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリセルアレイのメモリ領域における断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図。
第１実施形態に係るメモリピラーの断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。
第１実施形態に係るメモリシステムにおける読出し処理でメモリセルアレイに印加される電圧の一例を示す図。
第１実施形態に係るメモリシステムにおけるデトラップ処理でメモリセルアレイに印加される電圧の第１例を示す図。
第１実施形態に係るメモリシステムにおけるデトラップ処理でメモリセルアレイに印加される電圧の第２例を示す図。
第１実施形態に係るメモリシステムにおける読出し処理及びデトラップ処理を含む一連の処理の一例を示すフローチャート。
第２実施形態に係る情報処理システムの構成の一例を示すブロック図。
第２実施形態に係るブロック管理情報のデータ構造の一例を示す図。
第２実施形態に係るメモリシステムにおける書込み処理でメモリセルアレイに印加される電圧の一例を示す図。
第２実施形態に係るメモリシステムにおける消去処理でメモリセルアレイに印加される電圧の第１例を示す図。
第２実施形態に係るメモリシステムにおける消去処理でメモリセルアレイに印加される電圧の第２例を示す図。
第２実施形態に係るメモリシステムにおける書換え処理の順番の一例を示す図。
第２実施形態に係るメモリシステムにおけるコンパクション処理の実行可否を判定する処理の一例を示すフローチャート。
第２実施形態に係るメモリシステムにおけるコンパクション処理の実行前での書換え処理の順番の一例を示す図。
第２実施形態に係るメモリシステムにおけるコンパクション処理の実行後での書換え処理の順番の一例を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
以下では、負値は、“－”を付して正値と区別される。値を示す符号に“－”が付されない場合、特に断らない限り、当該符号は正値である。
【０００９】
１．第１実施形態
１．１構成
１．１．１情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
【００１０】
図１は、第１実施形態に係る情報処理システムの構成の一例を示すブロック図である。図１に示すように、情報処理システム１は、ホスト２及びメモリシステム３を含む。
（【００１１】以降は省略されています）

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