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公開番号2024046343
公報種別公開特許公報(A)
公開日2024-04-03
出願番号2022151666
出願日2022-09-22
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 5/02 20060101AFI20240327BHJP(情報記憶)
要約【課題】チップ面積の増加を抑制する。
【解決手段】実施形態によれば、半導体記憶装置は、第1メモリセルMCを含む第1メモリセルアレイ11_1を有する第1チップ10_1と、第2メモリセルMCを含む第2メモリセルアレイ11_2を有する第2チップ10_2と、ロウデコーダ25及びセンスアンプ26を含む第3チップ20とを含む。第1メモリセル及び第2メモリセルはワード線WLを介してロウデコーダに共通に接続される。第1メモリセルは第1ビット線BL_1を介してセンスアンプに接続される。第2メモリセルは第2ビット線BL_2を介してセンスアンプに接続される。センスアンプは第1ビット線及び第2ビット線に電気的に接続可能な第1ノードSENを含み、第1ノードの第1電圧に基づいて第1メモリセル及び第2メモリセルのデータを読み出す。
【選択図】図3
特許請求の範囲【請求項１】
第１メモリセルを含む第１メモリセルアレイを有する第１チップと、
第２メモリセルを含む第２メモリセルアレイを有する第２チップと、
ロウデコーダ及びセンスアンプを含む第３チップと
を備え、
前記第１メモリセル及び前記第２メモリセルは、ワード線を介して前記ロウデコーダに共通に接続され、
前記第１メモリセルは、第１ビット線を介して前記センスアンプに接続され、
前記第２メモリセルは、第２ビット線を介して前記センスアンプに接続され、
前記センスアンプは、前記第１ビット線及び前記第２ビット線に電気的に接続可能な第１ノードを含み、前記第１ノードの第１電圧に基づいて、前記第１メモリセル及び前記第２メモリセルのデータを読み出す、
半導体記憶装置。
続きを表示（約 1,500 文字）【請求項２】
前記センスアンプは、第１期間に前記第１ビット線及び前記第２ビット線を充電する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１メモリセル及び前記第２メモリセルの読み出し動作において、前記センスアンプは、前記第１期間の後の第２期間に前記第１ビット線のセンス動作を実行し、前記第２期間の後の第３期間に前記第２ビット線のセンス動作を実行する、
請求項２に記載の半導体記憶装置。
【請求項４】
前記センスアンプは、第１ラッチ回路及び第２ラッチ回路を含み、
前記第１メモリセル及び前記第２メモリセルの前記読み出し動作において、前記センスアンプは、前記第１メモリセルから読み出したデータを前記第１ラッチ回路に記憶させ、前記第２メモリセルから読み出したデータを前記第２ラッチ回路に記憶させる、
請求項３に記載の半導体記憶装置。
【請求項５】
前記第１メモリセル及び前記第２メモリセルの書き込み動作において、前記第１期間の後の、前記ワード線に第２電圧が印加されている第４期間に、前記第１メモリセル及び前記第２メモリセルにデータが書き込まれる、
請求項２に記載の半導体記憶装置。
【請求項６】
前記センスアンプは、第１ラッチ回路及び第２ラッチ回路を含み、
前記第１メモリセル及び前記第２メモリセルの前記書き込み動作の前記第１期間において、前記センスアンプは、前記第１ラッチ回路に記憶されているデータに基づいて前記第１ビット線に第３電圧を印可し、前記第２ラッチ回路に記憶されているデータに基づいて前記第２ビット線に第４電圧を印可する、
請求項５に記載の半導体記憶装置。
【請求項７】
前記センスアンプは、第１ラッチ回路を含み、
書き込み動作は、プログラム動作とプログラムベリファイ動作とを含み、
前記第１メモリセルの前記プログラム動作において、前記センスアンプは、前記第１ラッチ回路に記憶されているデータに基づいて前記第１ビット線に第５電圧を印可し、前記第２ビット線に接地電圧より高い第６電圧を印可する、
請求項１に記載の半導体記憶装置。
【請求項８】
前記センスアンプは、第２ラッチ回路を更に含み、
前記第１メモリセルの前記プログラム動作において、前記センスアンプは、前記第２ラッチ回路に記憶されているデータに基づいて前記第１ビット線に、前記接地電圧よりも高く且つ前記第６電圧よりも低い前記第５電圧を印加する、
請求項７に記載の半導体記憶装置。
【請求項９】
前記センスアンプは、
前記第１ビット線と前記第１ノードとを電気的に接続する第１接続回路と、
前記第２ビット線と前記第１ノードとを電気的に接続する第２接続回路と、
を更に含む、
請求項１に記載の半導体記憶装置。
【請求項１０】
前記センスアンプは、第１ラッチ回路を更に含み、
書き込み動作は、プログラム動作とプログラムベリファイ動作とを含み、
前記第１接続回路は、前記第１メモリセルの前記プログラム動作において、前記第１ラッチ回路に記憶されているデータに基づいて、前記第１ビット線に第７電圧を印可し、前記第１メモリセルの前記プログラムベリファイ動作において、前記第１ビット線と前記第１ノードとを電気的に接続する、
請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 4,300 文字）【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２１／０２４９３９７号明細書
米国特許第１０８７９２６０号明細書
米国特許第１０２９７５７８号明細書
特許第６１１８４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、チップ面積の増加を抑制できる半導体記憶装置を提供できる。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１メモリセルを含む第１メモリセルアレイを有する第１チップと、第２メモリセルを含む第２メモリセルアレイを有する第２チップと、ロウデコーダ及びセンスアンプを含む第３チップとを含む。第１メモリセル及び第２メモリセルは、ワード線を介してロウデコーダに共通に接続される。第１メモリセルは、第１ビット線を介してセンスアンプに接続される。第２メモリセルは、第２ビット線を介してセンスアンプに接続される。センスアンプは、第１ビット線及び第２ビット線に電気的に接続可能な第１ノードを含み、第１ノードの第１電圧に基づいて、第１メモリセル及び第２メモリセルのデータを読み出す。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
第１実施形態に係る半導体記憶装置の備える回路チップ２０並びにアレイチップ１０＿１及び１０＿２の配置を示す断面図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１１＿１及び１１＿２並びに回路チップ２０の配置を示す斜視図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１１＿２のセル部及びＷＬＳＧ接続部の平面図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１１＿１のセル部及びＷＬＳＧ接続部の平面図である。
図５及び図６のＡ１－Ａ２線に沿った断面図である。
図５及び図６のＢ１－Ｂ２線に沿った断面図である。
図５及び図６のＣ１－Ｃ２線に沿った断面図である。
図５及び図６のＤ１－Ｄ２線に沿った断面図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１１＿２のＢＬ接続部の平面図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１１＿１のＢＬ接続部の平面図である。
図１２のＥ１－Ｅ２線に沿った断面図である。
第１実施形態に係る半導体記憶装置の備えるデータレジスタ及びセンスアンプのブロック図である。
第１実施形態に係る半導体記憶装置の読み出し動作及び書き込み動作に用いられるラッチ回路の個数を示した図である。
第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルトランジスタが１ビット（２値）のデータを記憶可能なＳＬＣ（Single Level Cell）である場合の閾値電圧分布を示す図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルトランジスタが３ビット（８値）のデータを記憶可能なＴＬＣ（Triple Level Cell）である場合の閾値電圧分布とデータの割り付けとを示す図である。
第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの動作に着目したＳＬＣの２ＣＵ読み出し動作の流れを示す図である。
第１実施形態に係る半導体記憶装置の２ＣＵ読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。
第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの動作に着目したＳＬＣの２ＣＵ書き込み動作の流れを示す図である。
第１実施形態に係る半導体記憶装置のＳＬＣの２ＣＵ書き込み動作に対応したプログラム動作における各配線及び信号の電圧を示すタイミングチャートである。
第１実施形態に係る半導体記憶装置のＳＬＣの２ＣＵ書き込み動作に対応したプログラムベリファイ動作における各配線及び信号の電圧を示すタイミングチャートである。
第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの動作に着目したＴＬＣの２ＣＵ読み出し動作の流れを示す図である。
第１実施形態に係る半導体記憶装置の２ＣＵ読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。
第１実施形態に係る半導体記憶装置の２ＣＵ読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。
第１実施形態に係る半導体記憶装置の書き込み動作において、書き込みステート毎に使用され得る２種類のベリファイ電圧と、２種類のプログラム条件との関係を示す閾値電圧分布図である。
第１実施形態に係る半導体記憶装置のプログラムベリファイ動作におけるノードＳＥＮの電圧とセンス時間との関係を示すグラフである。
第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの動作に着目したＴＬＣの１ＣＵ書き込み動作の流れを示す図である。
第１実施形態に係る半導体記憶装置のＴＬＣの１ＣＵ書き込み動作に対応したプログラム動作における各配線及び信号の電圧を示すタイミングチャートである。
第１実施形態に係る半導体記憶装置のＴＬＣの１ＣＵ書き込み動作に対応したプログラムベリファイ動作における各配線及び信号の電圧を示すタイミングチャートである。
第１実施形態に係る半導体記憶装置のＴＬＣの１ＣＵ書き込み動作に対応したプログラムベリファイ動作における各配線及び信号の電圧を示すタイミングチャートである。
第１実施形態の第１変形例に係る半導体記憶装置の備えるアレイチップ１０＿１～１０＿４並びに回路チップ２０＿１及び２０＿２の配置を示す断面図である。
第２実施形態に係る半導体記憶装置の備えるアレイチップ１０＿１～１０＿３並びに回路チップ２０の配置を示す断面図である。
第２実施形態に係る半導体記憶装置の備えるデータレジスタ及びセンスアンプのブロック図である。
第２実施形態に係る半導体記憶装置の読み出し動作及び書き込み動作に用いられるラッチ回路の個数を示した図である。
第２実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。
第２実施形態に係る半導体記憶装置の備えるセンスアンプユニットの動作に着目したＳＬＣの３ＣＵ読み出し動作の流れを示す図である。
第２実施形態に係る半導体記憶装置の備えるセンスアンプユニットの動作に着目したＳＬＣの３ＣＵ書き込み動作の流れを示す図である。
第２実施形態に係る半導体記憶装置の備えるセンスアンプユニットの動作に着目したＴＬＣの３ＣＵ読み出し動作の流れを示す図である。
第３実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。
第３実施形態に係る半導体記憶装置の備えるセンスアンプユニットの動作に着目したＳＬＣの２ＣＵ読み出し動作の流れを示す図である。
第３実施形態に係る半導体記憶装置の備えるセンスアンプユニットの動作に着目したＳＬＣの２ＣＵ書き込み動作の流れを示す図である。
第３実施形態に係る半導体記憶装置の備えるセンスアンプユニットの動作に着目したＴＬＣの２ＣＵ読み出し動作の流れを示す図である。
第４実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。
第４実施形態に係る半導体記憶装置の２ＣＵ読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。
第４実施形態に係る半導体記憶装置の２ＣＵ読み出し動作における各配線及び信号の電圧を示すタイミングチャートである。
第５実施形態の第１例に係る半導体記憶装置の全体構成を示すブロック図である。
第５実施形態の第２例に係る半導体記憶装置の全体構成を示すブロック図である。
第５実施形態の第３例に係る半導体記憶装置の全体構成を示すブロック図である。
第５実施形態の第３例に係る半導体記憶装置の備える回路チップ２０及びアレイチップ１０の配置を示す断面図である。
第５実施形態の第４例に係る半導体記憶装置の全体構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。重複説明は不要な場合には省略する場合がある。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、発明の要旨を逸脱しない範囲において、種々の変更を加えることができる。これら実施形態やその変形は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１構成
１．１．１半導体記憶装置の全体構成
まず、図１を参照して、半導体記憶装置１の全体構成の一例について説明する。図１は、半導体記憶装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
【００１０】
半導体記憶装置１は、例えば、三次元積層型ＮＡＮＤ型フラッシュメモリである。三次元積層型ＮＡＮＤ型フラッシュメモリは、半導体基板上に三次元に配置された複数の不揮発性のメモリセルトランジスタを含む。
（【００１１】以降は省略されています）

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