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公開番号2024054547
公報種別公開特許公報(A)
公開日2024-04-17
出願番号2022160829
出願日2022-10-05
発明の名称RAM及び短絡検出システム
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 29/02 20060101AFI20240410BHJP(情報記憶)
要約【課題】書き込みビット線と読み出しビット線との短絡の検出漏れを抑制することができるRAMを提供する。
【解決手段】RAM(101、102)は、第1読み出しビット線(RBL1)と、第1書き込みビット線(WBL1)と、第2読み出しビット線(RBL2)と、第2書き込みビット線(WBL2)と、短絡検出時に前記第1及び第2読み出しビット線と前記第1及び第2書き込みビット線との一方をチャージするように構成された充電回路(1)と、前記短絡検出時に前記第1及び第2読み出しビット線と前記第1及び第2書き込みビット線との他方をディスチャージするように構成された放電回路(2)と、を有する。
【選択図】図7
特許請求の範囲【請求項１】
第１読み出しビット線と、
第１書き込みビット線と、
第２読み出しビット線と、
第２書き込みビット線と、
短絡検出時に前記第１及び第２読み出しビット線と前記第１及び第２書き込みビット線との一方をチャージするように構成された充電回路と、
前記短絡検出時に前記第１及び第２読み出しビット線と前記第１及び第２書き込みビット線との他方をディスチャージするように構成された放電回路と、
を有する、ＲＡＭ。
続きを表示（約 670 文字）【請求項２】
メモリセルと、
前記メモリセルと前記第１読み出しビット線との間に設けられる第１スイッチと、
前記メモリセルと前記第１書き込みビット線との間に設けられる第２スイッチと、
前記メモリセルと前記第２読み出しビット線との間に設けられる第３スイッチと、
前記メモリセルと前記第２書き込みビット線との間に設けられる第４スイッチと、
を有し、
前記短絡検出時に前記第１～第４スイッチはオフ状態である、請求項１に記載のＲＡＭ。
【請求項３】
前記短絡検出時はスタンバイ時であり、
前記充電回路は、前記短絡検出時に前記第１及び第２読み出しビット線をチャージするように構成され、
前記放電回路は、前記短絡検出時に前記第１及び第２書き込みビット線をディスチャージするように構成される、請求項１に記載のＲＡＭ。
【請求項４】
読み出しワード線と、
書き込みワード線と、
を有し、
前記第１読み出しビット線と前記第１書き込みビット線との間の距離、及び、前記第２読み出しビット線と前記第２書き込みビット線との間の距離はそれぞれ、前記読み出しワード線と前記書き込みワード線との間の距離より短い、請求項１に記載のＲＡＭ。
【請求項５】
請求項１～４のいずれか一項に記載のＲＡＭと、
前記ＲＡＭの消費電流に基づき前記短絡検出を行うように構成された短絡検出装置と、
を有する、短絡検出システム。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、ＲＡＭ（Random Access Memory）及び当該ＲＡＭを有する短絡検出システムに関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
特許文献１で開示されているＲＡＭは、第１メモリセルからのデータ読み出しと、第２メモリセルへのデータ書き込みを、同時又はほぼ同時に行うことができる。このようなＲＡＭは、データの処理を高速に行うことができる。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２００７／０１８０４３号（段落０００２）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１で開示されているＲＡＭにおいて、書き込みビット線と読み出しビット線とが短絡している場合、ライト動作とリード動作とが同時に起こると、データ読み出しを行うメモリセルに書き込まれている値が反転し、出力不良となるおそれがある。
【０００５】
しかしながら、ライト動作とリード動作とが僅かにずれると、出力不良が起こらなくなる。したがって、出力不良を頼りに書き込みビット線と読み出しビット線との短絡を検出すると、検出漏れのおそれがあった。
【課題を解決するための手段】
【０００６】
本明細書中に開示されているＲＡＭは、第１読み出しビット線と、第１書き込みビット線と、第２読み出しビット線と、第２書き込みビット線と、短絡検出時に前記第１及び第２読み出しビット線と前記第１及び第２書き込みビット線との一方をチャージするように構成された充電回路と、前記短絡検出時に前記第１及び第２読み出しビット線と前記第１及び第２書き込みビット線との他方をディスチャージするように構成された放電回路と、を有する。
【０００７】
本明細書中に開示されている短絡検出システムは、上記構成のＲＡＭと、前記ＲＡＭの消費電流に基づき前記短絡検出を行うように構成された短絡検出装置と、を有する。
【発明の効果】
【０００８】
本明細書中に開示されているＲＡＭ及び短絡検出システムによれば、書き込みビット線と読み出しビット線との短絡の検出漏れを抑制することができる。
【図面の簡単な説明】
【０００９】
図１は、比較例に係る２port ＲＡＭの要部を示す概略図である。
図２は、第２書き込みビット線と第２読み出しビット線とに短絡がある場合の比較例に係る２port ＲＡＭの要部を示す概略図である。
図３は、第２書き込みビット線と第２読み出しビット線とに短絡がある場合の比較例に係る２port ＲＡＭの要部を示す概略図である。
図４は、ライト動作とリード動作とのタイミングを示すタイミングチャートである。
図５は、ライト動作とリード動作とのタイミングを示すタイミングチャートである。
図６は、スタンバイ時の比較例に係る２port ＲＡＭの要部を示す概略図である。
図７は、第１，２実施形態に係る２port ＲＡＭの要部を示す概略図である。
図８は、第２書き込みビット線と第２読み出しビット線とに短絡がある場合であってスタンバイ時の第１実施形態に係る２port ＲＡＭの要部を示す概略図である。
図９は、短絡検出システムの概略図である。
図１０は、第２書き込みビット線と第２読み出しビット線とに短絡がある場合であってテストモード時の第２実施形態に係る２port ＲＡＭの要部を示す概略図である。
【発明を実施するための形態】
【００１０】
本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。
（【００１１】以降は省略されています）

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