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公開番号2024034521
公報種別公開特許公報(A)
公開日2024-03-13
出願番号2022138790
出願日2022-08-31
発明の名称情報処理装置及びメモリシステム
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類G11C 16/26 20060101AFI20240306BHJP(情報記憶)
要約
【課題】不揮発性メモリを用いて効率よく情報処理を行う。
【解決手段】情報処理装置は、第1トランジスタ及び第2トランジスタを有するストリングと、前記ストリングの一端側に接続される第1配線と、を備える。前記第1トランジスタは、第1データに応じた閾値電圧を有し、前記第2トランジスタのドレイン-ソース間は、第2データに応じた抵抗値を有し、前記ストリングには、前記第1配線との間で、前記第1データ及び前記第2データの積に応じた電流が流れる。
【選択図】図7
特許請求の範囲【請求項１】
第１トランジスタ及びこの第１トランジスタに接続される第２トランジスタを含むストリングと、
前記ストリングの一端側に接続される第１配線と、を備え、
前記第１トランジスタは、第１データに応じた閾値電圧を有し、
前記第２トランジスタのドレイン－ソース間は、第２データに応じた抵抗値を有し、
前記ストリングには、前記第１配線との間で、前記第１データ及び前記第２データの積に応じた電流が流れる、情報処理装置。
続きを表示（約 1,000 文字）【請求項２】
前記ストリングは、前記第１配線に近い側に配置され前記第１トランジスタを含む２以上のトランジスタが互いに接続された第１トランジスタ群と、
前記第１トランジスタ群よりも前記第１配線から遠い側に配置され前記第２トランジスタを含む１以上のトランジスタを含む第２トランジスタ群と、を備える、請求項１に記載の情報処理装置。
【請求項３】
前記第１トランジスタ群内の前記２以上のトランジスタのうち、いずれか一つのトランジスタのゲートには、第１電圧が印加され、残りのトランジスタのゲートには、前記第１電圧よりも高い第２電圧が印加される、請求項２に記載の情報処理装置。
【請求項４】
前記第１電圧は、前記２以上のトランジスタに設定可能な最大閾値電圧よりも高い電圧である、請求項３に記載の情報処理装置。
【請求項５】
前記残りのトランジスタは、オン状態に設定される、請求項３又は４に記載の情報処理装置。
【請求項６】
前記第１トランジスタ群には、前記いずれか一つのトランジスタの閾値電圧と前記第１電圧との電圧差が大きいほど、より多くの電流が流れる、請求項３又は４に記載の情報処理装置。
【請求項７】
前記第１トランジスタ群は、前記第１電圧がゲートに印加されるトランジスタの閾値電圧と前記第１電圧との電圧差に応じた電流を流す、請求項３又は４に記載の情報処理装置。
【請求項８】
前記第１トランジスタ群は、前記第１トランジスタを含み、カスコード接続されたｍ個（ｍは２以上の整数）のトランジスタを備え、
前記ｍ個のトランジスタのそれぞれは、ｍ個の前記第１データのうち、対応する第１データに応じた閾値電圧を有する、請求項３又は４に記載の情報処理装置。
【請求項９】
前記ｍ個のトランジスタのうち、いずれか一つのトランジスタのゲートには前記第１電圧が印加され、残りのトランジスタはオン状態に設定される、請求項８に記載の情報処理装置。
【請求項１０】
前記第１トランジスタ群は、前記ｍ個のトランジスタのうち、ゲートに前記第１電圧が印加されるトランジスタの閾値電圧と前記第１電圧との電圧差に応じた電流を流す、請求項９に記載の情報処理装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の一実施形態は、情報処理装置及びメモリシステムに関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
機械学習では、大量の積和演算を含めた情報処理を行う必要がある。例えば、積和演算に用いられる重み係数を半導体メモリに記憶して、ＣＰＵ等が半導体メモリから重み係数を読み出して積和演算を行う場合、重み係数の数が多い場合には、ＣＰＵは頻繁に半導体メモリにアクセスしなければならず、積和演算を高速に行うことができない。
【先行技術文献】
【特許文献】
【０００３】
特許７０１４３６４号公報
特表２０２１－５２７８８６号公報
米国特許１１２７０７６４公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の一実施形態では、不揮発性メモリを用いて効率よく情報処理を行うことができる情報処理装置及びメモリシステムを提供するものである。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、本発明の一実施形態によれば、第１トランジスタ及びこの第１トランジスタに接続される第２トランジスタを含むストリングと、
前記ストリングの一端側に接続される第１配線と、を備え、
前記第１トランジスタは、第１データに応じた閾値電圧を有し、
前記第２トランジスタのドレイン－ソース間は、第２データに応じた抵抗値を有し、
前記ストリングには、前記第１配線との間で、前記第１データ及び前記第２データの積に応じた電流が流れる、情報処理装置が提供される。
【図面の簡単な説明】
【０００６】
通常の半導体メモリの概略構成を示す図。
ＣＩＭの概略構成を示す図。
ＣＩＭの基本構成を示す回路図。
第１データ及び第２データと、ストリングを流れる電流との関係を示す図。
特定のトランジスタの閾値電圧とゲート電圧との関係を説明する図。
第１データと第２データをそれぞれ４値にした例を示す図。
第１データＫに対応する４ビットデータと、第２データに対応する４ビットデータとの内積の演算結果を示す図。
オーバードライブ電圧と内積値との関係をプロットした図。
第１の実施形態による情報処理装置の主要部の回路図。
図７のストリングの等価回路図。
オーバードライブ電圧とトランジスタのドレイン－ソース間電流との関係を表す曲線を示す図。
特定のトランジスタのゲートに印加するオーバードライブ電圧と、ストリングを流れる電流との関係が理想的な場合の特性を示す図。
オーバードライブ電圧とストリングを流れる電流との関係が理想的でない特性を示す図。
第２の実施形態による情報処理装置を備えるメモリシステムの概略構成を示すブロック図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、情報処理装置及びメモリシステムの実施形態について説明する。以下では、情報処理装置及びメモリシステムの主要な構成部分を中心に説明するが、情報処理装置及びメモリシステムには、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【０００８】
本実施形態による情報処理装置及びメモリシステムは、半導体メモリの内部で、積和演算等の情報処理を行うことを特徴とする。以下では、ＮＡＮＤ型フラッシュメモリを用いて、積和演算等の情報処理を行う例を主に説明するが、本実施形態による情報処理装置及びメモリシステムで使用される半導体メモリは、必ずしもＮＡＮＤ型フラッシュメモリに限定されるものではない。
【０００９】
図１Ａは通常の半導体メモリ１の概略構成を示す図である。図１Ａの半導体メモリ１は、メモリ領域が縦横２つずつの計４つのプレーンＰＬ１～ＰＬ４を有する例を示している。各プレーンＰＬ１～ＰＬ４は横方向に延びる複数のブロックＢＬＫを有し、ブロックＢＬＫを単位としてデータの読出しと書き込みが行われる。具体的には、複数本のワード線ＷＬのうち、いずれか１本のワード線ＷＬが選択されて、このワード線ＷＬに接続された複数のメモリセルに対して、複数のビット線ＢＬを介して同時にデータの書き込み又は読出しを行う。
【００１０】
図１ＢはＣＩＭ（Computer In Memory）２の概略構成を示す図である。図１Ｂに示すＣＩＭ２は、図１Ａと同様に４つのプレーンＰＬ１～ＰＬ４を有する。ＣＩＭ２では、複数本のワード線ＷＬが同時に選択される。これにより、読み出し時には、１本のビット線ＢＬに接続される複数のメモリセルからのデータが同時に読み出されて、このビット線ＢＬ上で論理演算が行われる。
（【００１１】以降は省略されています）

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