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公開番号2024039264
公報種別公開特許公報(A)
公開日2024-03-22
出願番号2022143683
出願日2022-09-09
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/22 20060101AFI20240314BHJP(情報記憶)
要約【課題】メモリデバイスの信頼性を向上する。
【解決手段】実施形態のメモリデバイスは、基板の表面に対して垂直な第1の方向において前記基板の上方に設けられた導電層と、前記第1の方向に延び、前記基板の表面に対して平行な第2の方向において前記導電層に隣り合い、強誘電体層を含むピラーと、前記第3の導電層と前記ピラーとの間に設けられた強誘電体トランジスタを含むメモリセルと、前記メモリセルの読み出しシーケンスにおいて、前記メモリセルに読み出しパルスを供給する回路と、を含む。読み出しパルスは、第1の期間において第1の電圧値V11を有し、第1の期間T1の後の第2の期間T2において第1の電圧値V11と同じ極性でかつ前記第1の電圧値V11の絶対値より小さな絶対値の第2の電圧値V12を有する。
【選択図】図12
特許請求の範囲【請求項１】
基板の表面に対して垂直な第１の方向において前記基板の上方に設けられた第１の導電層と、
前記第１の導電層と前記基板との間に設けられた第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第３の導電層に隣り合い、強誘電体層を含むピラーと、
前記第１の導電層と前記ピラーとの間に設けられた第１のトランジスタと、
前記第２の導電層と前記ピラーとの間に設けられた第２のトランジスタと、
前記第３の導電層と前記ピラーとの間に設けられた強誘電体トランジスタを含むメモリセルと、
前記メモリセルの読み出しシーケンスにおいて、前記メモリセルに読み出しパルスを供給する回路と、
を具備し、
前記読み出しパルスは、
第１の期間において第１の電圧値を有し、
前記第１の期間の後の第２の期間において前記第１の電圧値と同じ極性でかつ前記第１の電圧値の絶対値より小さな絶対値の第２の電圧値を有する、
メモリデバイス。
続きを表示（約 1,000 文字）【請求項２】
前記読み出しパルスは、前記強誘電体トランジスタのゲートとチャネルとの間に印加される電圧パルスである、
請求項１に記載のメモリデバイス。
【請求項３】
前記読み出しパルスは、正の極性を有する、
請求項１のメモリデバイス。
【請求項４】
前記回路は、書き込みシーケンスにおいて、正の極性の第３の電圧値を有する書き込みパルスを、前記メモリセルに供給し、
前記第１の電圧値の絶対値は、前記第３の電圧値の絶対値より小さい、
請求項３に記載のメモリデバイス。
【請求項５】
前記回路は、
前記第１の導電層に、第１の正電圧を印加し、
前記ピラーに、前記第１の正電圧より小さい第２の正電圧を印加する、
請求項３に記載のメモリデバイス。
【請求項６】
前記読み出しパルスは、負の極性を有する、
請求項１に記載のメモリデバイス。
【請求項７】
前記回路は、消去シーケンスにおいて、負の極性の第４の電圧値を有する消去パルスを、前記メモリセルに供給し、
前記第１の電圧値の絶対値は、前記第４の電圧値の絶対値より小さい、
請求項６に記載のメモリデバイス。
【請求項８】
前記回路は、
前記第１の導電層に、第３の正電圧を印加し、
前記ピラーに、前記第３の正電圧より大きい第４の正電圧を印加する、
請求項６に記載のメモリデバイス。
【請求項９】
消去シーケンスにおいて、
前記回路は、第１の極性の消去パルスを、前記メモリセルに供給し、
前記読み出しシーケンスにおいて、
前記回路は、前記第１の極性と異なる第２の極性の前記読み出しパルスの印加の後、前記第１の極性の第１のパルスを、前記メモリセルに供給し、
前記第１のパルスの電圧値の絶対値は、前記消去パルスの電圧値の絶対値より小さい、
請求項１に記載のメモリデバイス。
【請求項１０】
第１の書き込みサイクル前の前記読み出しシーケンスにおいて、前記読み出しパルスは、前記第１の電圧値を有し、
前記第１の書き込みサイクル後の前記読み出しシーケンスにおいて、前記読み出しパルスは、前記第１の電圧値の絶対値より大きな絶対値の第５の電圧値を有する、
請求項１に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリデバイスに関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
強誘電体の分極特性を利用してデータを記憶するメモリデバイスが、提案されている。
【先行技術文献】
【特許文献】
【０００３】
特許第７００５３９８号明細書
米国特許出願公開第２０２１／０３７６１５４号明細書
米国特許第１０，１２７，９６４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの信頼性を向上する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、基板の表面に対して垂直な第１の方向において前記基板の上方に設けられた第１の導電層と、前記第１の導電層と前記基板との間に設けられた第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第３の導電層に隣り合い、強誘電体層を含むピラーと、前記第１の導電層と前記ピラーとの間に設けられた第１のトランジスタと、前記第２の導電層と前記ピラーとの間に設けられた第２のトランジスタと、前記第３の導電層と前記ピラーとの間に設けられた強誘電体トランジスタを含むメモリセルと、前記メモリセルの読み出しシーケンスにおいて、前記メモリセルに読み出しパルスを供給する回路と、を含み、前記読み出しパルスは、第１の期間において第１の電圧値を有し、前記第１の期間の後の第２の期間において前記第１の電圧値と同じ極性でかつ前記第１の電圧値の絶対値より小さな絶対値の第２の電圧値を有する。
【図面の簡単な説明】
【０００６】
第１の実施形態のメモリデバイスの構成例を示すブロック図。
第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図。
第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。
第１の実施形態のメモリデバイスのメモリセルの構造例を示す上面図。
第１の実施形態のメモリデバイスのメモリセルの構成例を示す断面図。
第１の実施形態のメモリデバイスの動作原理を説明するための図。
第１の実施形態のメモリデバイスの動作原理を説明するための図。
第１の実施形態のメモリデバイスの動作原理を説明するための図。
第１の実施形態のメモリデバイスの消去シーケンスを説明するための図。
第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
第１の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。
第１の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。
第１の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。
第２の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。
第２の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。
第２の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。
第３の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。
第４の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。
【発明を実施するための形態】
【０００７】
図１乃至図１８を参照して、実施形態のメモリデバイスについて、説明する。
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００９】
（実施形態）
（１）第１の実施形態
図１乃至図１３を参照して、第１の実施形態のメモリデバイスについて、説明する。
【００１０】
（ａ）構成例
図１乃至図５を参照して、本実施形態のメモリデバイス１の構成例について、説明する。
（【００１１】以降は省略されています）

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