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公開番号2024039727
公報種別公開特許公報(A)
公開日2024-03-25
出願番号2022144308
出願日2022-09-12
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G11C 11/56 20060101AFI20240315BHJP(情報記憶)
要約【課題】本発明の一実施形態では、信頼性を向上できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルトランジスタの集合であるセルユニットを含むブロックが設けられた不揮発性メモリと、前記ブロックに対する消去動作及び前記セルユニットに対する予備書き込み動作の少なくとも一方を行った後の前記セルユニットの特性をモニタし、前記セルユニットの特性に応じて前記セルユニットを分類するコントローラと、を備える。
【選択図】図7
特許請求の範囲【請求項１】
複数のメモリセルトランジスタの集合であるセルユニットを含むブロックが設けられた不揮発性メモリと、
前記ブロックに対する消去動作及び前記セルユニットに対する予備書き込み動作の少なくとも一方を行った後の前記セルユニットの特性をモニタし、前記セルユニットの特性に応じて前記セルユニットを分類するコントローラと、
を備える半導体記憶装置。
続きを表示（約 940 文字）【請求項２】
前記セルユニットの特性は、前記複数のメモリセルトランジスタの閾値電圧分布幅、又は前記複数のメモリセルトランジスタの閾値電圧分布幅の中央値である請求項１に記載の半導体記憶装置。
【請求項３】
前記セルユニットの特性は、前記複数のメモリセルトランジスタの劣化具合と関連する請求項１に記載の半導体記憶装置。
【請求項４】
前記コントローラは、前記分類に応じて前記セルユニットに対する書き込み動作を制御する請求項３に記載の半導体記憶装置。
【請求項５】
前記書き込み動作は、プログラム動作と前記プログラム動作の後に行われるベリファイ動作の組み合わせを繰り返して行うループの動作であり、
前記ループの動作において前記ベリファイ動作を行う回数は、前記コントローラにより、前記分類に応じて制御される請求項４に記載の半導体記憶装置。
【請求項６】
前記コントローラが、前記分類から前記メモリセルトランジスタの劣化具合が低いと判断した場合、前記ループの動作において前記ベリファイ動作を行う回数はゼロである請求項５に記載の半導体記憶装置。
【請求項７】
前記ループの動作において前記ベリファイ動作を行う回数は、前記メモリセルトランジスタの劣化具合が高いほど多い請求項５に記載の半導体記憶装置。
【請求項８】
前記コントローラが、前記分類から、前記ブロックがバッドブロックであると判断した場合、前記ブロックに対する前記書き込み動作は行われない請求項４に記載の半導体記憶装置。
【請求項９】
前記書き込み動作はプログラム動作と前記プログラム動作の後に行われるベリファイ動作の組み合わせを繰り返して行うループの動作を含み、
前記コントローラは、前記プログラム動作において、前記セルユニットに共通して接続されるワード線に印加するプログラム電圧を変更する請求項４に記載の半導体記憶装置。
【請求項１０】
前記予備書き込み動作は、前記書き込み動作が行われる前に行われる請求項４に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
半導体記憶装置としての不揮発性メモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特許第５３６４７５０号公報
特開２０１３－１２２７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、信頼性を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る半導体記憶装置は、複数のメモリセルトランジスタの集合であるセルユニットを含むブロックが設けられた不揮発性メモリと、前記ブロックに対する消去動作及び前記セルユニットに対する予備書き込み動作の少なくとも一方を行った後の前記セルユニットの特性をモニタし、前記セルユニットの特性に応じて前記セルユニットを分類するコントローラと、を備える。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステムの構成を表すブロック図。
第１実施形態に係る不揮発性メモリの構成を表すブロック図。
第１実施形態に係るブロックの構成を表す回路図。
第１実施形態に係る不揮発性メモリの閾値電圧分布と読み出し電圧との関係を示すダイアグラム。
標準書き込み動作における、ループ回数とプログラム動作およびベリファイ動作との関係を示すダイアグラム。
標準書き込み動作におけるプログラム動作とベリファイ動作のタイミングを示す図。
第１実施形態に係る消去動作及び書き込み動作のフローチャート。
第１実施形態に係る不揮発性メモリの閾値電圧分布の模式図。
第１実施形態に係る劣化具合管理テーブルを表す図。
第１実施形態に係る各分類とパラメータの対応関係を表すテーブル。
第１状態に基づく書き込み動作におけるプログラム動作のタイミングを示す図。
第２状態に基づく書き込み動作時におけるプログラム動作及びベリファイ動作との関係を示すダイアグラム。
第２状態に基づく書き込み動作時におけるプログラム動作及びベリファイ動作のタイミングを示す図。
第３状態に基づく書き込み動作におけるプログラム動作及びベリファイ動作との関係を示すダイアグラム。
第３状態に基づく書き込み動作におけるプログラム動作及びベリファイ動作のタイミングを示す図。
第１実施形態の変形例に係る書き込み動作のフローチャート。
第１実施形態の変形例に係る不揮発性メモリの閾値電圧分布の模式図。
第２実施形態に係るメモリシステムの構成を表すブロック図。
第２実施形態に係る書き込み動作のフローチャート。
第２実施形態に係る不揮発性メモリの閾値電圧分布の模式図。
第２実施形態に係る不揮発性メモリの閾値電圧分布の異なる模式図。
第２実施形態に係る不揮発性メモリの閾値電圧分布のさらに異なる模式図。
変形例に係る各分類とパラメータの対応関係を表すテーブル。
変形例に係る書き込み動作におけるプログラム動作とベリファイ動作とのタイミングを示す図。
【発明を実施するための形態】
【０００７】
以下、発明を実施するための実施形態について、図面を参照して説明する。なお、図面は模式的なものであり、例えば厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し、説明を省略する。
【０００８】
（第１実施形態）
図１に示すように、メモリシステム１は、不揮発性メモリ１００及びコントローラ２００を含む。メモリシステム１は、ホスト２により制御される。なお、メモリシステム１は半導体記憶装置の一例である。また、不揮発性メモリ１００は半導体記憶装置の一例である。
【０００９】
コントローラ２００は、ホスト２から命令を受け取り、受け取った命令に基づいて不揮発性メモリ１００の動作を制御する。コントローラ２００は、例えば、制御回路の一部であっても良い。コントローラ２００は、例えば、ホストインターフェース回路（ホストＩ／Ｆ）２１０、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）２２０、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）２３０、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）２４０、及びメモリインターフェース回路（メモリＩ／Ｆ）２５０を含む。コントローラ２００は、例えば、ＳｏＣ（ＳｙｓｔｅｍｏｎａＣｈｉｐ）として構成されても良い。
【００１０】
ホストＩ／Ｆ２１０は、ホストバスを介してホスト２に接続される。ホストＩ／Ｆ２１０は、コントローラ２００とホスト２との間の通信を司る。メモリＩ／Ｆ２５０は、コントローラ２００と不揮発性メモリ１００との間で制御信号を送受信する。メモリＩ／Ｆ２６０は、メモリバスを介して不揮発性メモリ１００に接続される。メモリバスは、例えばＮＡＮＤインターフェースに準拠した信号の送受信を行うバスである。
（【００１１】以降は省略されています）

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