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公開番号2024063079
公報種別公開特許公報(A)
公開日2024-05-10
出願番号2024027143,2024007888
出願日2024-02-27,2016-10-27
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G11C 19/28 20060101AFI20240501BHJP(情報記憶)
要約【課題】信頼性の良好な半導体装置を提供する。
【解決手段】同じ導電型のトランジスタで構成されたパルス出力回路を含むシフトレジス
タなどを有する半導体装置において、パルス出力回路の非選択期間中にソースドレイン間
に電位差が無くゲートに正のストレスが印加されるトランジスタに、バックゲートを有す
るトランジスタを用いる。非選択期間中、ゲートとバックゲートの電位を互いに入れ換え
ることで、トランジスタに加えられるストレスを緩和する。
【選択図】図1
特許請求の範囲【請求項１】
第１のトランジスタ乃至第９のトランジスタと、第１の配線乃至第８の配線と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と常に導通しており、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の配線と常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と常に導通しており、
前記第４のトランジスタのゲートは、前記第３の配線と常に導通しており、
前記第５のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの一方と常に導通しており、
前記第５のトランジスタのソース又はドレインの他方は、前記第４の配線と常に導通しており、
前記第５のトランジスタのゲートは、前記第３の配線と常に導通しており、
前記第６のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの一方と常に導通しており、
前記第６のトランジスタのソース又はドレインの他方は、前記第５の配線と常に導通しており、
前記第６のトランジスタのゲートは、前記第６の配線と常に導通しており、
前記第７のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのゲートと常に導通しており、
前記第７のトランジスタのゲートは、前記第３のトランジスタのゲートと常に導通しており、
前記第８のトランジスタのソース又はドレインの一方は、前記第７の配線と常に導通しており、
前記第８のトランジスタのソース又はドレインの他方は、前記第８の配線と常に導通しており、
前記第９のトランジスタのソース又はドレインの一方は、前記第７の配線と常に導通している、
半導体装置。
続きを表示（約 3,300 文字）【請求項２】
第１のトランジスタ乃至第９のトランジスタと、第１の配線乃至第８の配線と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と常に導通しており、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の配線と常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と常に導通しており、
前記第４のトランジスタのゲートは、前記第３の配線と常に導通しており、
前記第５のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの一方と常に導通しており、
前記第５のトランジスタのソース又はドレインの他方は、前記第４の配線と常に導通しており、
前記第５のトランジスタのゲートは、前記第３の配線と常に導通しており、
前記第６のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの一方と常に導通しており、
前記第６のトランジスタのソース又はドレインの他方は、前記第５の配線と常に導通しており、
前記第６のトランジスタのゲートは、前記第６の配線と常に導通しており、
前記第７のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのゲートと常に導通しており、
前記第７のトランジスタのゲートは、前記第３のトランジスタのゲートと常に導通しており、
前記第８のトランジスタのソース又はドレインの一方は、前記第７の配線と常に導通しており、
前記第８のトランジスタのソース又はドレインの他方は、前記第８の配線と常に導通しており、
前記第９のトランジスタのソース又はドレインの一方は、前記第７の配線と常に導通しており、
前記第１の配線には、第１の信号が入力され、
前記第２の配線には、第１の電源電位が入力され、
前記第３の配線には、第２の信号が入力され、
前記第６の配線には、第３の信号が入力され、
前記第７の配線から、第４の信号が出力される、
半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１のトランジスタ乃至前記第９のトランジスタは、全て同じ導電型である、
半導体装置。
【請求項４】
第１のトランジスタ乃至第１０のトランジスタと、第１の配線乃至第８の配線と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と常に導通しており、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の配線と常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と常に導通しており、
前記第４のトランジスタのゲートは、前記第３の配線と常に導通しており、
前記第５のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの一方と常に導通しており、
前記第５のトランジスタのソース又はドレインの他方は、前記第４の配線と常に導通しており、
前記第５のトランジスタのゲートは、前記第３の配線と常に導通しており、
前記第６のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの一方と常に導通しており、
前記第６のトランジスタのソース又はドレインの他方は、前記第５の配線と常に導通しており、
前記第６のトランジスタのゲートは、前記第６の配線と常に導通しており、
前記第７のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのゲートと常に導通しており、
前記第７のトランジスタのゲートは、前記第３のトランジスタのゲートと常に導通しており、
前記第８のトランジスタのソース又はドレインの一方は、前記第７の配線と常に導通しており、
前記第８のトランジスタのソース又はドレインの他方は、前記第８の配線と常に導通しており、
前記第９のトランジスタのソース又はドレインの一方は、前記第７の配線と常に導通しており、
前記第１０のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの他方と常に導通している、
半導体装置。
【請求項５】
第１のトランジスタ乃至第１０のトランジスタと、第１の配線乃至第８の配線と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と常に導通しており、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の配線と常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と常に導通しており、
前記第４のトランジスタのゲートは、前記第３の配線と常に導通しており、
前記第５のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの一方と常に導通しており、
前記第５のトランジスタのソース又はドレインの他方は、前記第４の配線と常に導通しており、
前記第５のトランジスタのゲートは、前記第３の配線と常に導通しており、
前記第６のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの一方と常に導通しており、
前記第６のトランジスタのソース又はドレインの他方は、前記第５の配線と常に導通しており、
前記第６のトランジスタのゲートは、前記第６の配線と常に導通しており、
前記第７のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのゲートと常に導通しており、
前記第７のトランジスタのゲートは、前記第３のトランジスタのゲートと常に導通しており、
前記第８のトランジスタのソース又はドレインの一方は、前記第７の配線と常に導通しており、
前記第８のトランジスタのソース又はドレインの他方は、前記第８の配線と常に導通しており、
前記第９のトランジスタのソース又はドレインの一方は、前記第７の配線と常に導通しており、
前記第１０のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの他方と常に導通しており、
前記第１の配線には、第１の信号が入力され、
前記第２の配線には、第１の電源電位が入力され、
前記第３の配線には、第２の信号が入力され、
前記第６の配線には、第３の信号が入力され、
前記第７の配線から、第４の信号が出力される、
半導体装置。
【請求項６】
請求項４又は請求項５において、
前記第１のトランジスタ乃至前記第１０のトランジスタは、全て同じ導電型である、
半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関する。または、
本明細書等で開示する発明の一態様は、プロセス、マシン、マニュファクチャ、または、
組成物（コンポジション・オブ・マター）に関する。
続きを表示（約 3,100 文字）【０００２】
特に、本明細書等で開示する発明の一態様は、半導体装置、および半導体装置を有する電
子機器に関する。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置（液晶表示装置、発光表示装置など）、照明装置、電気光学装置、
蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有する
場合がある。
【背景技術】
【０００４】
表示装置は、液晶テレビなどの大型表示装置の普及に伴い、より付加価値の高い製品が求
められており、開発が進められている。特に、チャネル領域が非晶質半導体によって構成
される薄膜トランジスタ（ＴＦＴ）を用いて、画素部と同じ基板に走査線駆動回路などの
駆動回路を構成する技術は、コストの低減、信頼性の向上に大きく貢献するため、活発に
開発が進められている。
【０００５】
チャネル領域が非晶質半導体によって構成される薄膜トランジスタは、閾値電圧の上昇、
又は電界効果移動度の低下などの劣化を生じる。この薄膜トランジスタの劣化が進むと、
駆動回路が動作しづらくなくなり、画像を表示できなくなるといった問題がある。そこで
、特許文献１には、薄膜トランジスタの劣化を抑制することができるシフトレジスタにつ
いて開示がある。特許文献１では、薄膜トランジスタの特性劣化を抑制するために、二つ
の薄膜トランジスタを設け、当該薄膜トランジスタをフリップフロップの出力端子と、Ｖ
ＳＳ（以下負電源）が供給される配線との間に接続する。そして、一方の薄膜トランジス
タと、他方の薄膜トランジスタとが交互にオンになる。こうすることによって、薄膜トラ
ンジスタがオンになる時間を１フレーム期間の半分程度に短くすることができるので、あ
る程度、薄膜トランジスタの特性劣化を抑制することができる。
【先行技術文献】
【特許文献】
【０００６】
特開２００５－０５０５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、信頼性の良好な半導体装置などを提供することを課題の一とする。ま
たは、生産性の良い半導体装置などを提供することを課題の一とする。または、消費電力
の少ない半導体装置などを提供することを課題の一とする。または、新規な半導体装置な
どを提供することを課題の一とする。
【０００８】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００９】
本発明の一態様は、同じ導電型のトランジスタで構成されたパルス出力回路を含むシフト
レジスタなどを有する半導体装置において、パルス出力回路の非選択期間中にソースドレ
イン間に電位差が無くゲートに正のストレスが印加されるトランジスタに、バックゲート
を有するトランジスタを用いることを特徴とするパルス出力回路である。非選択期間中、
ゲートとバックゲートの電位を互いに入れ換えることで、トランジスタに加えられるスト
レスを緩和できる。
【００１０】
本発明の一態様は、第１乃至第１２のトランジスタを有する半導体装置であって、第９乃
至第１２のトランジスタは、それぞれが、第１のゲートおよび第２のゲートを有し、第１
のトランジスタのソースまたはドレインの一方は第１の配線と電気的に接続され、第１の
トランジスタのソースまたはドレインの他方は第２のトランジスタのソースまたはドレイ
ンの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの他方は第２
の配線と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は第１の
配線と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は第１のト
ランジスタのソースまたはドレインの他方と電気的に接続され、第４のトランジスタのソ
ースまたはドレインの一方は第１の配線と電気的に接続され、第４のトランジスタのソー
スまたはドレインの他方は第９のトランジスタのソースまたはドレインの一方と電気的に
接続され、第４のトランジスタのゲートは第２のトランジスタのゲートと電気的に接続さ
れ、第９のトランジスタのソースまたはドレインの他方は第２の配線と電気的に接続され
、第９のトランジスタの第１のゲートは第１０のトランジスタの第１のゲートと電気的に
接続され、第９のトランジスタの第２のゲートは第３の配線と電気的に接続され、第１１
のトランジスタのソースまたはドレインの一方は第４のトランジスタのソースまたはドレ
インの他方と電気的に接続され、第１１のトランジスタのソースまたはドレインの他方は
第５のトランジスタのゲートと電気的に接続され、第１１のトランジスタの第１のゲート
は第４の配線と電気的に接続され、第１１のトランジスタの第２のゲートは第９のトラン
ジスタの第２のゲートと電気的に接続され、第５のトランジスタのソースまたはドレイン
の一方は第６のトランジスタのソースまたはドレインの一方と電気的に接続され、第５の
トランジスタのソースまたはドレインの他方は第１０のトランジスタのソースまたはドレ
インの一方と電気的に接続され、第１０のトランジスタの第２のゲートは第３の配線と電
気的に接続され、第６のトランジスタのソースまたはドレインの他方は第１２のトランジ
スタのソースまたはドレインの一方と電気的に接続され、第６のトランジスタのゲートは
第５のトランジスタのゲートと電気的に接続され、第１２のトランジスタのソースまたは
ドレインの他方は第２の配線と電気的に接続され、第１２のトランジスタの第１のゲート
は第１０のトランジスタの第１のゲートと電気的に接続され、第１２のトランジスタの第
２のゲートは第３の配線と電気的に接続され、第７のトランジスタのソースまたはドレイ
ンの一方は第１０のトランジスタの第１のゲートと電気的に接続され、第７のトランジス
タのソースまたはドレインの他方は第２の配線と電気的に接続され、第７のトランジスタ
のゲートは第３の配線と電気的に接続され、第８のトランジスタのソースまたはドレイン
の一方は第３のトランジスタのソースまたはドレインの他方と電気的に接続され、第８の
トランジスタのソースまたはドレインの他方は第１０のトランジスタの第１のゲートと電
気的に接続され、第８のトランジスタのゲートは第４の配線と電気的に接続されているこ
とを特徴とする半導体装置である。
（【００１１】以降は省略されています）

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