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公開番号2024075828
公報種別公開特許公報(A)
公開日2024-06-05
出願番号2022187012
出願日2022-11-24
発明の名称DRAM回路
出願人ルネサスエレクトロニクス株式会社
代理人個人
主分類G11C 11/4096 20060101AFI20240529BHJP(情報記憶)
要約【課題】DRAM回路における消費電流を削減する。
【解決手段】
DRAM回路100は、メイン入出力線対MIOTおよびMION並びにリセット回路211を備えたDRAM(Dynamic Random Access Memory)回路である。メイン入出力線対MIOTおよびMIONの電位は、ライトサイクル後から、ライトサイクル後の最初のライトサイクルの開始またはライトサイクル後の最初のリードサイクルの開始まで保持される。リセット回路211は、最初のリードサイクルの開始時にメイン入出力線対MIOTおよびMIONの状態をリセットする。
【選択図】図8
特許請求の範囲【請求項１】
メイン入出力線対およびリセット回路を備えたＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）回路であって、
前記メイン入出力線対の電位は、ライトサイクル後から、前記ライトサイクル後の最初のライトサイクルの開始または前記ライトサイクル後の最初のリードサイクルの開始まで保持され、
前記リセット回路は、前記最初のリードサイクルの開始時に前記メイン入出力線対の状態をリセットする
ＤＲＡＭ回路。
続きを表示（約 500 文字）【請求項２】
前記ライトサイクルにおいてＣＡＳ（ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｅｌｅｃｔ）が連続して行われる
請求項１に記載のＤＲＡＭ回路。
【請求項３】
前記ライトサイクルにおいてリードライトバスに入力されたデータを保持するラッチ回路と、
前記ラッチ回路に保持されたデータを増幅して前記メイン入出力線対に出力するライトアンプと、
前記最初のライトサイクルにおいて前記ラッチ回路を解除し、前記最初のリードサイクルにおいて前記ライトアンプの動作を停止させるデータバス制御回路と
を備える請求項１に記載のＤＲＡＭ回路。
【請求項４】
各メイン入出力線の電位を保持するラッチ回路を備える
請求項１に記載のＤＲＡＭ回路。
【請求項５】
それぞれが前記メイン入出力線対を備える複数のセルプレートと、
前記複数のセルプレートの間で共通のデータバスと
を備え、
前記リセット回路は、セルプレートごとに前記メイン入出力線対の状態をリセットする
請求項１に記載のＤＲＡＭ回路。

発明の詳細な説明【技術分野】
【０００１】
本発明はＤＲＡＭ回路に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）回路が搭載された半導体チップは、半導体チップを縦断するように配線されたメイン入出力線対を備えている。メイン入出力線対は、ＭＩＯや、差動ＩＯバス対とも称される。ＤＲＡＭ回路からデータを読み出す場合、ビット線対の間の微小電位がセンスアンプで増幅され、メイン入出力線対へ差電位が伝達される。データがＤＲＡＭ回路に書き込まれる場合、ライトアンプがメイン入出力線対の電位差をフル振幅にする。そして、ビット線対のデータが強制的に書き換えられる。
【０００３】
メイン入出力線対は、リードサイクルの終了後およびライトサイクルの終了後にプリチャージされる（例えば、特許文献１、非特許文献１参照）。これにより、リードサイクル後およびライトサイクル後は、必ずメイン入出力線対がリセットされた状態になり、常に同じ状態から次のサイクルが開始される。
【先行技術文献】
【特許文献】
【０００４】
特開２００３－１５１２７５号公報
【非特許文献】
【０００５】
中野隆生、赤坂洋一監修「ＵＬＳＩＤＲＡＭ技術」株式会社サイエンスフォーラム
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、ＡＩ（ＡｒｔｉｆｉｃｉａｌＩｎｔｅｌｌｉｇｅｎｃｅ）およびモバイルデバイスのキャッシュ用途メモリとして、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に代わり、カスタムＤＲＡＭを使用することが望まれている。
【０００７】
このような用途のメモリでは、ランダムアクセスによるロウアドレスの切り替え頻度が高い。したがって、同一ロウアドレスでＣＡＳ（ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ）のみを複数回連続動作させる頻度が少なく、連続ＣＡＳ動作による電力削減の効果が薄い。また、ＤＲＡＭ内部で多ビットの高速動作が必要であるため、データ転送による電力損失が大きいという問題がある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、ＤＲＡＭ回路は、メイン入出力線対およびリセット回路を備えたＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）回路であって、前記メイン入出力線対の電位は、ライトサイクル後から、前記ライトサイクル後の最初のライトサイクルの開始または前記ライトサイクル後の最初のリードサイクルの開始まで保持され、前記リセット回路は、前記最初のリードサイクルの開始時に前記メイン入出力線対の状態をリセットする。
【発明の効果】
【００１０】
前記一実施の形態によれば、ＤＲＡＭ回路における消費電流を削減できる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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