特許ウォッチ

公開番号2024085300
公報種別公開特許公報(A)
公開日2024-06-26
出願番号2022199761
出願日2022-12-14
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人高橋・林アンドパートナーズ
主分類G11C 16/34 20060101AFI20240619BHJP(情報記憶)
要約【課題】書き込み動作が最適化された半導体記憶装置を提供すること。
【解決手段】一実施形態に係る半導体記憶装置は、第1メモリセル乃至第4メモリセルへのプログラム動作とベリファイ動作とを含む書き込み動作を実行可能に制御すると共に、第1セレクトゲート線に、基準となる基準電圧より高い第1電圧を供給し、第2セレクトゲート線に、第1電圧より低い第2電圧を供給し、第3セレクトゲート線に、第1電圧より高い第3電圧を供給し、第4セレクトゲート線に第3電圧又は第2電圧を供給し、第1ワード線に基準電圧より高い第4電圧を供給し、第2ワード線に第3電圧より高い第5電圧を供給することに基づき、第1選択トランジスタ乃至第4選択トランジスタを制御するRパルス印加動作を、プログラム動作とベリファイ動作との間に実行可能に制御するロジック制御回路と、を含む。
【選択図】図17
特許請求の範囲【請求項１】
第１方向に配置され、前記第１方向に交差する第２方向に延在するビット線と、
前記第１方向及び前記第２方向に延在する第１層に設けられた第１ワード線と、
前記第１層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、
前記第１方向及び前記第２方向に延在し、前記第１方向及び前記第２方向と交差する第３方向に対して前記第１層に積層される第２層に設けられる第１セレクトゲート線と、
前記第２層に設けられ、前記第１セレクトゲート線とは独立して制御される第２セレクトゲート線と、
前記第２層に設けられ、前記第２セレクトゲート線とは独立して制御される第３セレクトゲート線と、
前記第２層に設けられ、前記第３セレクトゲート線とは独立して制御される第４セレクトゲート線と、
前記第１ワード線と前記第２ワード線とによって挟まれ、前記第１ワード線に対向する第１メモリセル、及び前記第２ワード線に対向する第２メモリセル、並びに、前記第１メモリセルに電気的に直列に接続され、前記第１セレクトゲート線に接続される第１選択トランジスタ、及び前記第２メモリセルに電気的に直列に接続され、前記第２セレクトゲート線に接続される第２選択トランジスタを含み、前記第３方向に延在し、前記ビット線に電気的に接続される第１メモリピラーと、
前記第１ワード線と前記第２ワード線とによって挟まれ、前記第１ワード線に対向する第３メモリセル、及び前記第２ワード線に対向する第４メモリセル、並びに、前記第３メモリセルに電気的に直列に接続され、前記第３セレクトゲート線に接続される第３選択トランジスタ、及び前記第４メモリセルに電気的に直列に接続され、前記第４セレクトゲート線に接続される第４選択トランジスタを含み、前記第３方向に延在し、前記ビット線に電気的に接続される第２メモリピラーと、
前記第１メモリセル乃至前記第４メモリセルへのプログラム動作とベリファイ動作とを含む書き込み動作を実行可能に制御すると共に、前記第１セレクトゲート線に、基準となる基準電圧より高い第１電圧を供給し、前記第２セレクトゲート線に、前記第１電圧より低い第２電圧を供給し、前記第３セレクトゲート線に、前記第１電圧より高い第３電圧を供給し、前記第４セレクトゲート線に前記第３電圧又は前記第２電圧を供給し、前記第１ワード線に前記基準電圧より高い第４電圧を供給し、前記第２ワード線に前記第３電圧より高い第５電圧を供給することに基づき、前記第１選択トランジスタ乃至前記第４選択トランジスタを制御するＲパルス印加動作を、前記プログラム動作と前記ベリファイ動作との間に実行可能に制御するロジック制御回路と、
を含む、半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記ロジック制御回路は、前記ビット線に前記第１電圧より高い第６電圧又は前記基準電圧を供給する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１メモリピラー及び第２メモリピラーとは異なる複数のメモリピラーをさらに含み、
前記複数のメモリピラーは、前記ビット線とは異なる複数のビット線に電気的に接続され、
前記ロジック制御回路は、前記ビット線及び前記複数のビット線に、前記基準電圧を供給する、
請求項１に記載の半導体記憶装置。
【請求項４】
前記第４電圧は負の電圧である、
請求項１に記載の半導体記憶装置。
【請求項５】
前記ロジック制御回路は、前記プログラム動作において書き込み対象となる前記第１メモリセルに所定の電圧が供給されるときに、前記プログラム動作の後に前記Ｒパルス印加動作を実行可能に制御する、
請求項１に記載の半導体記憶装置。
【請求項６】
前記第１ワード線へ電圧を供給することを制御する第１ワード線ドライバと、
前記第２ワード線へ電圧を供給することを制御する第２ワード線ドライバと、
をさらに含み、
前記第１ワード線ドライバ及び前記第２ワード線ドライバのそれぞれは、少なくとも前記第１電圧を供給する第１電圧選択回路と、少なくとも前記第３電圧を供給する第２電圧選択回路と、少なくとも前記基準電圧又は前記第２電圧を供給する第３電圧選択回路とを含む、
請求項１に記載の半導体記憶装置。
【請求項７】
前記第１ワード線へ電圧を供給すること、及び、前記第２ワード線へ電圧を供給することを制御する共有ワード線ドライバをさらに含み、
前記共有ワード線ドライバは、少なくとも前記第１電圧を供給する第１電圧選択回路と、少なくとも前記第３電圧を供給する第２電圧選択回路と、少なくとも前記基準電圧又は前記第２電圧を供給する第３電圧選択回路とを含む、
請求項１に記載の半導体記憶装置。
【請求項８】
前記第１ワード線へ電圧を供給することを制御する第１ワード線ドライバと、
前記第２ワード線へ電圧を供給することを制御する第２ワード線ドライバと、
をさらに含み、
前記第１ワード線ドライバ及び前記第２ワード線ドライバのそれぞれは、前記第１電圧、前記基準電圧又は前記第２電圧の何れか一つの電圧を供給する第５電圧選択回路と、少なくとも前記第３電圧を供給する第２電圧選択回路とを含む、
請求項１に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は半導体記憶装置に関する。
続きを表示（約 4,500 文字）【背景技術】
【０００２】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－１６４０７０号公報
特開２０１７－１６８１６３号公報
特開２０２２－１４４３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み動作が最適化された半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体記憶装置は、第１方向に配置され、前記第１方向に交差する第２方向に延在するビット線と、前記第１方向及び前記第２方向に延在する第１層に設けられた第１ワード線と、前記第１層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、前記第１方向及び前記第２方向に延在し、前記第１方向及び前記第２方向と交差する第３方向に対して前記第１層に積層される第２層に設けられる第１セレクトゲート線と、前記第２層に設けられ、前記第１セレクトゲート線とは独立して制御される第２セレクトゲート線と、前記第２層に設けられ、前記第２セレクトゲート線とは独立して制御される第３セレクトゲート線と、前記第２層に設けられ、前記第３セレクトゲート線とは独立して制御される第４セレクトゲート線と、前記第１ワード線と前記第２ワード線とによって挟まれ、前記第１ワード線に対向する第１メモリセル、及び前記第２ワード線に対向する第２メモリセル、並びに、前記第１メモリセルに電気的に直列に接続され、前記第１セレクトゲート線に接続される第１選択トランジスタ、及び前記第２メモリセルに電気的に直列に接続され、前記第２セレクトゲート線に接続される第２選択トランジスタを含み、前記第３方向に延在し、前記ビット線に電気的に接続される第１メモリピラーと、前記第１ワード線と前記第２ワード線とによって挟まれ、前記第１ワード線に対向する第３メモリセル、及び前記第２ワード線に対向する第４メモリセル、並びに、前記第３メモリセルに電気的に直列に接続され、前記第３セレクトゲート線に接続される第３選択トランジスタ、及び前記第４メモリセルに電気的に直列に接続され、前記第４セレクトゲート線に接続される第４選択トランジスタを含み、前記第３方向に延在し、前記ビット線に電気的に接続される第２メモリピラーと、前記第１メモリセル乃至前記第４メモリセルへのプログラム動作とベリファイ動作とを含む書き込み動作を実行可能に制御すると共に、前記第１セレクトゲート線に、基準となる基準電圧より高い第１電圧を供給し、前記第２セレクトゲート線に、前記第１電圧より低い第２電圧を供給し、前記第３セレクトゲート線に、前記第１電圧より高い第３電圧を供給し、前記第４セレクトゲート線に前記第３電圧又は前記第２電圧を供給し、前記第１ワード線に前記基準電圧より高い第４電圧を供給し、前記第２ワード線に前記第３電圧より高い第５電圧を供給することに基づき、前記第１選択トランジスタ乃至前記第４選択トランジスタを制御するＲパルス印加動作を、前記プログラム動作と前記ベリファイ動作との間に実行可能に制御するロジック制御回路と、を含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す図である。
第１実施形態に係るドレイン側セレクトゲート線、ビット線、及びメモリピラーの平面レイアウトを示す図である。
第１実施形態に係るワード線及びメモリピラーの平面レイアウトを示す図である。
図４に示される半導体記憶装置のＡ１－Ａ２に沿った断面図である。
図４に示される半導体記憶装置のＢ１－Ｂ２に沿った断面図である。
第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。
第１の例において、図５に示されるメモリセルトランジスタのＣ１－Ｃ２線に沿った断面図である。
図８に示されるメモリセルトランジスタのＤ１－Ｄ２線に沿った断面図である。
第２の例において、図５に示されるメモリセルトランジスタのＣ１－Ｃ２線に沿った断面図である。
図１０に示されるメモリセルトランジスタのＥ１－Ｅ２線に沿った断面図である。
第１実施形態に係る半導体記憶装置において、隣接するメモリストリングの等価回路を示す図である。
第１実施形態に係るメモリセルトランジスタの閾値分布を示す図である。
第１実施形態に係る半導体記憶装置におけるプログラムループの一例を示す図である。
第１実施形態に係る半導体記憶装置におけるプログラムループの一例を示す図である。
第１実施形態に係る半導体記憶装置のプログラム動作時における各種信号のタイミングチャートを示す図である。
第１実施形態に係る半導体記憶装置のＲパルス印加動作時における各種信号のタイミングチャートを示す図である。
第１実施形態に係る半導体記憶装置のＲパルス印加動作時における各種信号のタイミングチャートを示す図である。
第１実施形態に係る半導体記憶装置の隣接するメモリストリングの等価回路を参照し、ＰＲ２期間におけるメモリピラーの状態を示す図である。
図２０（Ａ）及び図２０（Ｂ）は、第１実施形態に係る半導体記憶装置の隣接するメモリストリングの等価回路を参照し、ＰＲ２期間におけるメモリピラーの状態を示す図である。
第１実施形態に係る半導体記憶装置の隣接するメモリストリングの等価回路を参照し、ＰＲ２期間におけるメモリピラーの状態を示す図である。
図２２（Ａ）及び図２２（Ｂ）は、第１実施形態に係る半導体記憶装置の隣接するメモリストリングの等価回路を参照し、ＰＲ２期間におけるメモリピラーの状態を示す図である。
第１実施形態に係る半導体記憶装置のベリファイ動作時における各種信号のタイミングチャートを示す図である。
第１実施形態に係る半導体記憶装置のＲパルス印加動作の第１の変形例における各種信号のタイミングチャートを示す図である。
第１実施形態に係る半導体記憶装置のＲパルス印加動作の第２の変形例における各種信号のタイミングチャートを示す図である。
第１実施形態に係る半導体記憶装置のＲパルス印加動作の第３の変形例における各種信号のタイミングチャートを示す図である。
第２実施形態に係る半導体記憶装置のＲパルス印加動作時における各種信号のタイミングチャートを示す図である。
第２実施形態に係る半導体記憶装置の隣接するメモリストリングの等価回路を参照し、ＰＲ２期間におけるメモリピラーの状態を示す図である。
第２実施形態に係る半導体記憶装置のＲパルス印加動作の第４の変形例における各種信号のタイミングチャートを示す図である。
第２実施形態に係る半導体記憶装置のＲパルス印加動作の第５の変形例における各種信号のタイミングチャートを示す図である。
第２実施形態に係る半導体記憶装置のＲパルス印加動作の第６の変形例における各種信号のタイミングチャートを示す図である。
第２実施形態に係る半導体記憶装置のＲパルス印加動作の第７の変形例における各種信号のタイミングチャートを示す図である。
第３実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。
第３実施形態に係る偶数ワード線ドライバとロウデコーダの電気的接続を説明するための模式図である。
第３実施形態に係る奇数ワード線ドライバとロウデコーダの電気的接続を説明するための模式図である。
第３実施形態に係る電圧生成回路と偶数ワード線ドライバの電気的接続を説明するための模式図である。
第３実施形態に係る電圧生成回路と奇数ワード線ドライバの電気的接続を説明するための模式図である。
第４実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。
第４実施形態に係る共通ワード線ドライバとロウデコーダの電気的接続を説明するための模式図である。
第４実施形態に係る電圧生成回路と共通ワード線ドライバの電気的接続を説明するための模式図である。
第５実施形態に係る電圧生成回路と偶数ワード線ドライバの電気的接続を説明するための模式図である。
第５実施形態に係る電圧生成回路と奇数ワード線ドライバの電気的接続を説明するための模式図である。
図４３（Ａ）は第３実施形態及び第４実施形態に係るワード線ドライバが出力可能な電圧を説明するための図であり、図４３（Ｂ）は第５実施形態に係るワード線ドライバが出力可能な電圧を説明するための図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、又は類似する機能及び構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字（、例えば、アルファベットの大文字、アルファベットの大文字、数字、ハイフンとアルファベットの大文字と数字など）を付して区別する。
【０００８】
以下の説明では、信号Ｘ＜ｐ：０＞（ｐは自然数）とは、（ｐ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｐ＞の集合を意味する。構成要素Ｙ＜ｐ：０＞とは、信号Ｘ＜ｐ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｐ＞の集合を意味する。
【０００９】
＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。
【００１０】
＜１－１．構成例＞
＜１－１―１．メモリシステム＞
図１は、半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。図１に示されるように、メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄｓｔａｔｅｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。
（【００１１】以降は省略されています）

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