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公開番号2024081387
公報種別公開特許公報(A)
公開日2024-06-18
出願番号2022194978
出願日2022-12-06
発明の名称半導体装置
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H01L 25/07 20060101AFI20240611BHJP(基本的電気素子)
要約
【課題】クラックを抑制することができる半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、第1面を有する基板と、第1スペーサおよび第2スペーサと、第1半導体チップと、積層体と、を備える。第1スペーサおよび第2スペーサは、第1面上のそれぞれ異なる位置に設けられる。第1半導体チップと、第1スペーサと第2スペーサとの間に配置されるように、第1面上に設けられる。積層体は、第1スペーサ、第2スペーサ、および、第1半導体チップの上方に設けられ、複数の第2半導体チップが第1面に略垂直な第1方向に積層された積層体である。最下段の第2半導体チップ上に設けられる第2半導体チップは、最下段の第2半導体チップに対して、第1面に略平行な第2方向へオフセットして積層される。第1半導体チップの中心位置は、第1方向から見て、最下段の第2半導体チップの中心位置から第2方向へ離れるように配置される。
【選択図】図1B
特許請求の範囲【請求項１】
第１面を有する基板と、
前記第１面上のそれぞれ異なる位置に設けられる第１スペーサおよび第２スペーサと、
前記第１スペーサと前記第２スペーサとの間に配置されるように、前記第１面上に設けられる第１半導体チップと、
前記第１スペーサ、前記第２スペーサ、および、前記第１半導体チップの上方に設けられ、複数の第２半導体チップが前記第１面に略垂直な第１方向に積層された積層体と、
を備え、
最下段の前記第２半導体チップ上に設けられる前記第２半導体チップは、最下段の前記第２半導体チップに対して、前記第１面に略平行な第２方向へオフセットして積層され、
前記第１半導体チップの中心位置は、前記第１方向から見て、最下段の前記第２半導体チップの中心位置から前記第２方向へ離れるように配置される、半導体装置。
続きを表示（約 940 文字）【請求項２】
前記第１半導体チップの中心位置は、最下段の前記第２半導体チップの中心位置から前記第２方向へ、最下段の前記第２半導体チップ上の前記第２半導体チップのオフセット量の１／２以上、離れるように配置される、請求項１に記載の半導体装置。
【請求項３】
隣接して積層される２つの前記第２半導体チップ間の前記第２方向のオフセット量は、前記第２半導体チップ毎に異なる、請求項１に記載の半導体装置。
【請求項４】
前記積層体は、連続で前記第２方向へオフセットして積層される４つの前記第２半導体チップを有する、請求項１に記載の半導体装置。
【請求項５】
前記積層体は、
連続で前記第２方向へオフセットして積層される４つの前記第２半導体チップを含む、少なくとも１つの第１チップ群と、
連続で前記第２方向とは反対方向へオフセットして積層される４つの前記第２半導体チップを含む、少なくとも１つの第２チップ群と、
を有し、
前記第１チップ群、および、前記第２チップ群は、交互に積層される、請求項４に記載の半導体装置。
【請求項６】
連続で前記第２方向へオフセットして積層される４つの前記第２半導体チップのうち、上側３つの前記第２半導体チップの厚さは、２０μｍ以上１００μｍ以下である、請求項４に記載の半導体装置。
【請求項７】
最下段の前記第２半導体チップの厚さは、４０μｍ以上２００μｍ以下である、請求項１に記載の半導体装置。
【請求項８】
前記第１方向から見た前記第１半導体チップの形状は、略矩形であり、
前記第２方向は、前記第１半導体チップの短辺方向である、請求項１に記載の半導体装置。
【請求項９】
前記第１スペーサおよび前記第２スペーサは、前記第１方向および前記第２方向の両方に略垂直な第３方向に並べて配置される、請求項１に記載の半導体装置。
【請求項１０】
前記第１半導体チップから前記第２方向に沿った方向には、スペーサが設けられない、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
半導体パッケージ構造において、例えば、コントローラチップ上に複数のメモリチップが積層される場合がある。複数のメモリチップは、ボンディングワイヤと接続するための金属パッドを露出するように、ずれて（オフセットして）積層される場合がある。積層数の増加に伴ってオフセット量の合計が増加すると、メモリチップのマウント（ダイボンディング）時において、応力が高くなる位置でクラックが発生する可能性がある。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２２／００７７１１４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
クラックを抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、第１面を有する基板と、第１スペーサおよび第２スペーサと、第１半導体チップと、積層体と、を備える。第１スペーサおよび第２スペーサは、第１面上のそれぞれ異なる位置に設けられる。第１半導体チップと、第１スペーサと第２スペーサとの間に配置されるように、第１面上に設けられる。積層体は、第１スペーサ、第２スペーサ、および、第１半導体チップの上方に設けられ、複数の第２半導体チップが第１面に略垂直な第１方向に積層された積層体である。最下段の第２半導体チップ上に設けられる第２半導体チップは、最下段の第２半導体チップに対して、第１面に略平行な第２方向へオフセットして積層される。第１半導体チップの中心位置は、第１方向から見て、最下段の第２半導体チップの中心位置から第２方向へ離れるように配置される。
【図面の簡単な説明】
【０００６】
第１実施形態による半導体装置の構成の一例を示す図である。
第１実施形態による半導体装置の構成の一例を示す図である。
第１実施形態による半導体装置の構成の一例を示す図である。
第１実施形態による半導体装置の構成の一例を示す断面図である。
第１実施形態による半導体チップの位置と半導体チップのマウント時の応力との関係の一例を示す断面図である。
第１比較例による半導体チップの位置と半導体チップのマウント時の応力との関係の一例を示す断面図である。
第２実施形態による半導体装置の構成の一例を示す断面図である。
第３実施形態による半導体装置の構成の一例を示す断面図である。
第４実施形態による半導体装置の構成の一例を示す断面図である。
第５実施形態による半導体装置の構成の一例を示す平面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１Ａ、図１Ｂ、図１Ｃは、第１実施形態による半導体装置１の構成の一例を示す図である。図１Ａの平面図におけるＡ－Ａ線は、図１Ｂの断面図に対応する断面を示す。図１Ａの平面図におけるＢ－Ｂ線は、図１Ｃの断面図に対応する断面を示す。
【０００９】
図２は、第１実施形態による半導体装置１の構成の一例を示す断面図である。図２は、図１Ａの平面図におけるＡ－Ａ線を断面とする断面図であり、図１Ｂをより詳細に描いたものである。
【００１０】
尚、図１Ａ、図１Ｂ、図１Ｃおよび図２は、配線基板１０の表面に平行で互いに垂直なＸ方向およびＹ方向と、配線基板１０の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
（【００１１】以降は省略されています）

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