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公開番号2024083870
公報種別公開特許公報(A)
公開日2024-06-24
出願番号2022197932
出願日2022-12-12
発明の名称半導体集積回路、レイアウト設計システム、レイアウト設計方法、及びプログラム
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H01L 21/82 20060101AFI20240617BHJP(基本的電気素子)
要約【課題】配線の混雑を緩和する半導体集積回路、レイアウト設計システム、レイアウト設計方法、及びプログラムを提供する。
【解決手段】実施形態に係る半導体集積回路は、第1の方向に延伸する第1電源線と、第1電源線と平行に第1の方向に延伸する第2電源線と、第1電源線と第2電源線との間に配置され、第1入力と第2入力とを入力する第1論理回路、第3入力と第4入力とを入力する第2論理回路、及び第1論理回路及び第2論理回路の出力を入力する第3論理回路とを有する、ブロック回路と、第1の方向に直交する第2の方向に延伸する第1配線と、第1配線と平行に第2の方向に延伸する第2配線とを備える。第1論理回路は、第1入力または第2入力の一方が第1配線に接続され、第2論理回路は、第3入力または第4入力の一方が前記第2配線に接続される。
【選択図】図1B
特許請求の範囲【請求項１】
第１の方向に延伸する第１電源線と、
前記第１電源線と平行に前記第１の方向に延伸する第２電源線と、
前記第１電源線と前記第２電源線との間に配置され、第１入力と第２入力とを入力する第１論理回路、第３入力と第４入力とを入力する第２論理回路、及び前記第１論理回路及び前記第２論理回路の出力を入力する第３論理回路とを有する、ブロック回路と、
前記第１の方向に直交する第２の方向に延伸する第１配線と、
前記第１配線と平行に前記第２の方向に延伸する第２配線と
を備え、
前記第１論理回路は、前記第１入力または前記第２入力の一方が前記第１配線に接続され、前記第２論理回路は、前記第３入力または前記第４入力の一方が前記第２配線に接続される、
半導体集積回路。
続きを表示（約 1,100 文字）【請求項２】
前記ブロック回路を複数備え、
複数の前記ブロック回路において、前記第１論理回路は、前記第１入力または前記第２入力の一方が前記第１配線に共通に接続され、前記第２論理回路は、前記第３入力または前記第４入力の一方が前記第２配線に共通に接続される、請求項１に記載の半導体集積回路。
【請求項３】
複数の前記ブロック回路は、前記第１の方向に配置されている、
請求項２に記載の半導体集積回路。
【請求項４】
複数の前記ブロック回路は、前記第２の方向に配置されている、
請求項２に記載の半導体集積回路。
【請求項５】
複数の前記ブロック回路は、前記第１の方向及び前記第２の方向に配置されている、
請求項２に記載の半導体集積回路。
【請求項６】
前記第１配線を介して前記第１論理回路に接続される第１インバータ回路と、
前記第２配線を介して前記第２論理回路に接続される第２インバータ回路と
をさらに備える、
請求項１に記載の半導体集積回路。
【請求項７】
前記第１論理回路及び前記第２論理回路は、それぞれＡＮＤ回路を備え、前記第３論理回路は、ＮＯＲ回路を備える、
請求項１に記載の半導体集積回路。
【請求項８】
基板を備え、
前記第１配線及び前記第２配線は、前記基板上に配置されるポリシリコンを備える、請求項１に記載の半導体集積回路。
【請求項９】
前記第１配線及び前記第２配線は、
前記ポリシリコン上に配置され、前記ポリシリコンと電気的に接続される金属配線をさらに備える、
請求項８に記載の半導体集積回路。
【請求項１０】
回路記述部及びセルライブラリの情報に基いて、セル接続情報を論理合成する論理合成部と、
自動配線接続部、セル抽出部、及びセル置き換え部を有するレイアウト設計ツール部と
を備え、
前記自動配線接続部は、前記セル接続情報及び前記セルライブラリの情報に基いて、セルの自動配線接続を実施し、
前記セル抽出部は、複数のブロック回路を使用しているセルの構成を抽出し、
前記セル置き換え部は、抽出した複数の前記ブロック回路に共通に入力される信号がある場合、前記セルライブラリから第１のスタンダードセルの情報を読込み、前記ブロック回路を使用している前記セルの構成を前記第１のスタンダードセルに置き換え、チップレイアウト情報を出力する、
レイアウト設計システム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路、レイアウト設計システム、レイアウト設計方法、及びプログラムに関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
半導体集積回路の設計においては、スタンダードセル方式が用いられている。しかしながら、スタンダードセル方式では、基本単位セルは、単純な論理機能を有し、この基本単位セル間を自動接続配線するため、端子数が多いと配線が混雑する可能性があった。
【先行技術文献】
【特許文献】
【０００３】
特開２００８－７８５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態が解決しようとする課題は、配線の混雑を緩和する半導体集積回路、レイアウト設計システム、レイアウト設計方法、及びプログラムを提供することにある。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体集積回路は、第１電源線と、第２電源線と、ブロック回路と、第１配線と、第２配線とを備える。第１電源線は、第１の方向に延伸する。第２電源線は、第１電源線と平行に第１の方向に延伸する。ブロック回路は、第１電源線と第２電源線との間に配置され、第１入力と第２入力とを入力する第１論理回路、第３入力と第４入力とを入力する第２論理回路、及び第１論理回路及び第２論理回路の出力を入力する第３論理回路とを有する。第１配線は、第１の方向に直交する第２の方向に延伸する。第２配線は、第１配線と平行に第２の方向に延伸する。第１論理回路は、第１入力または第２入力の一方が第１配線に接続され、第２論理回路は、第３入力または第４入力の一方が第２配線に接続される。
【図面の簡単な説明】
【０００６】
第１の実施形態に係る半導体集積回路に適用されるＡＯＩ回路の接続構成図。
第１の実施形態に係る半導体集積回路の論理回路図。
第１の実施形態に係るブロック回路のレイアウト図。
第１の実施形態に係る半導体集積回路のレイアウト図。
図２ＢのＸ１－Ｘ１線に沿う断面図。
図２ＢのＸ２－Ｘ２線に沿う断面図。
図２ＢのＹ１－Ｙ１線に沿う断面図。
図２Ｂのレイアウトの概略図。
第２の実施形態に係る半導体集積回路の論理回路図。
第２の実施形態に係る半導体集積回路のレイアウト図。
第３の実施形態に係る半導体集積回路のレイアウト図。
図９のＸ３－Ｘ３線に沿う断面図。
図９のＹ２－Ｙ２線に沿う断面図。
図９のレイアウトの概略図。
第４の実施形態に係る半導体集積回路のレイアウト図。
図１３のＸ４－Ｘ４線に沿う断面図。
図１３のレイアウトの概略図。
実施形態に係る半導体集積回路を用いるレイアウト設計システムの模式図。
図１６のレイアウト設計システムのブロック構成図。
実施形態に係る半導体集積回路を用いるレイアウト設計方法のフロー図。
４ビット幅の２入力マルチプレクサの回路表示。
図１９Ａの真理値表。
図１９Ａの論理合成後のセル接続図。
セル間の自動配線接続後のセルのレイアウト概略図。
ＡＮＤ回路に入力する端子の入替えを説明するセル接続図。
図２１Ａの端子入れ替え後のセル接続図。
抽出するセルの構成図。
置き換え後のセルの構成図。
セル置き換え後のレイアウト図。
【発明を実施するための形態】
【０００７】
図面を参照して、実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付して説明を省略する。図面は模式的なものである。
【０００８】
また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
[第１の実施形態]
（半導体集積回路の構成）
ＭＵＸ（マルチプレクサ）を使用するメモリコントローラでは多ビット幅のＭＵＸセレクト論理が使用される。例えば、ＮＡＮＤメモリコントローラ内の誤り訂正符号（ＥＣＣ:Error-Correcting Code）回路では多ビット幅のＭＵＸセレクト論理が使用される。ＭＵＸセレクト論理を論理合成すると複数のエーオーアイ（ＡＯＩ：AND OR INVERTER）セルとデコーダの組み合わせ回路になる。例えば、５端子/セルのＡＯＩセルは端子が多いため配線混雑を招くが、ＭＵＸセレクト論理の場合、複数のＡＯＩセルで共通の信号が入力される端子が存在する。
【００１０】
本実施形態に係る半導体集積回路の論理回路では、その信号を予め配線したセルを提供することで、配線混雑を緩和することができる。
（【００１１】以降は省略されています）

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