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公開番号2024082616
公報種別公開特許公報(A)
公開日2024-06-20
出願番号2022196580
出願日2022-12-08
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 43/27 20230101AFI20240613BHJP()
要約【課題】好適に製造可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、第1方向(Y)に並ぶ複数のフィンガー構造(FS)と、第1フィンガー構造及び第2フィンガー構造の間に設けられたフィンガー間絶縁部材(141)と、を備える。第1フィンガー構造は、積層方向に積層された複数の導電層(110)と、積層方向に延伸し複数の導電層と対向する半導体柱と、複数の導電層と半導体柱との間に設けられた電荷蓄積膜と、複数の導電層の複数のテラス部(T)を覆う第1絶縁層(104)及び第2絶縁層(102)と、第1方向における第1絶縁層とフィンガー間絶縁部材との間に設けられた第3絶縁層(105)と、を備える。第2絶縁層及び第3絶縁層は、互いに主成分が同じである。第1絶縁層の主成分の少なくとも一部は、第2絶縁層及び第3絶縁層の主成分と異なる。第2絶縁層及び第3絶縁層は、互いに異なるエッチングレートを有する。
【選択図】図8
特許請求の範囲【請求項１】
第１方向、及び、前記第１方向と交差する第２方向に延伸する基板と、
前記第１方向に並び、前記第２方向に並ぶ第１領域及び第２領域を備える複数のフィンガー構造と、
前記複数のフィンガー構造のうち、前記第１方向に隣り合う第１フィンガー構造及び第２フィンガー構造の間に設けられたフィンガー間絶縁部材と
を備え、
前記第１フィンガー構造は、
前記基板の表面と交差する積層方向に積層され、前記第１領域及び前記第２領域にわたって前記第２方向に延伸する複数の導電層と、
前記第１領域に設けられ、前記積層方向に延伸し、前記複数の導電層と対向する半導体柱と、
前記複数の導電層と前記半導体柱との間に設けられた電荷蓄積膜と、
前記第２領域に設けられ、前記積層方向に延伸し、前記複数の導電層の複数のテラス部に接続された複数のビアコンタクト電極と、
前記複数のテラス部を覆い、前記複数のビアコンタクト電極の外周面を囲む第１絶縁層と、
前記第１絶縁層を介して前記複数のテラス部を覆い、前記複数のビアコンタクト電極の外周面を囲む第２絶縁層と、
前記第１方向における前記第１絶縁層と前記フィンガー間絶縁部材との間に設けられた第３絶縁層と
を備え、
前記第２絶縁層及び前記第３絶縁層は、互いに主成分が同じであり、
前記第１絶縁層の主成分の少なくとも一部は、前記第２絶縁層及び前記第３絶縁層の主成分と異なり、
前記第２絶縁層及び前記第３絶縁層は、互いに異なるエッチングレートを有する
半導体記憶装置。
続きを表示（約 1,600 文字）【請求項２】
前記第１絶縁層は、主成分として、シリコン（Ｓｉ）及び窒素（Ｎ）を含み、
前記第２絶縁層及び前記第３絶縁層は、主成分として、シリコン（Ｓｉ）及び酸素（Ｏ）を含む
請求項１記載の半導体記憶装置。
【請求項３】
第１方向、及び、前記第１方向と交差する第２方向に延伸する基板と、
前記第１方向に並び、前記第２方向に並ぶ第１領域及び第２領域を備える複数のフィンガー構造と、
前記複数のフィンガー構造のうち、前記第１方向に隣り合う第１フィンガー構造及び第２フィンガー構造の間に設けられたフィンガー間絶縁部材と
を備え、
前記第１フィンガー構造は、
前記基板の表面と交差する積層方向に積層され、前記第１領域及び前記第２領域にわたって前記第２方向に延伸する複数の第１導電層と、
前記第１領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層と対向する第１半導体柱と、
前記複数の第１導電層と前記第１半導体柱との間に設けられた第１電荷蓄積膜と、
前記第２領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層の複数のテラス部に接続された複数の第１ビアコンタクト電極と、
前記複数のテラス部を覆い、前記複数の第１ビアコンタクト電極の外周面を囲む第１絶縁体構造と
を備え、
前記第１絶縁体構造の、前記第１方向における前記第２フィンガー構造側の面は、
前記フィンガー間絶縁部材に沿って前記積層方向に延伸する第１部分と、
前記第１部分と前記複数の第１導電層との間に設けられた第２部分と
を備え、
前記第２部分の前記積層方向における前記複数の第１導電層と反対側の第１端部は、前記第１部分の前記積層方向における前記複数の第１導電層側の第２端部よりも、前記第１方向における前記第２フィンガー構造から離れた位置に設けられている
半導体記憶装置。
【請求項４】
前記第１絶縁体構造の、前記第１方向における前記第２フィンガー構造側の面は、前記第２部分と前記複数の第１導電層との間に設けられた第３部分を更に備え、
前記第２部分の前記積層方向における前記複数の第１導電層側の端部は、前記第３部分の前記積層方向における前記複数の第１導電層と反対側の端部よりも、前記第１方向における前記第２フィンガー構造から離れた位置に設けられている
請求項３記載の半導体記憶装置。
【請求項５】
前記第２フィンガー構造は、
前記積層方向に積層され、前記第１領域及び前記第２領域にわたって前記第２方向に延伸する複数の第２導電層と、
前記第１領域に設けられ、前記積層方向に延伸し、前記複数の第２導電層と対向する第２半導体柱と、
前記複数の第２導電層と前記第２半導体柱との間に設けられた第２電荷蓄積膜と、
前記複数の第２導電層の複数のテラス部を覆う第２絶縁体構造と
を備え、
前記第２絶縁体構造の、前記第１方向における前記第１フィンガー構造側の面は、
前記フィンガー間絶縁部材に沿って前記積層方向に延伸する第４部分と、
前記第４部分と前記複数の第２導電層との間に設けられた第５部分と
を備え、
前記第５部分の前記積層方向における前記複数の第２導電層と反対側の第３端部は、前記第４部分の前記積層方向における前記複数の第２導電層側の第４端部よりも、前記第１方向における前記第１フィンガー構造から離れた位置に設けられており、
前記第１方向における前記第１端部から前記第２端部までの長さは、前記第１方向における前記第３端部から前記第４端部までの長さと略一致する
請求項３記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
基板と、この基板の表面と交差する積層方向に積層された複数の導電層と、これら複数の導電層に対向する半導体柱と、複数の導電層と半導体柱との間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。ゲート絶縁膜は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積膜やフローティングゲート等の導電性の電荷蓄積膜等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－０５１２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に製造可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、第１方向、及び、第１方向と交差する第２方向に延伸する基板と、第１方向に並び、第２方向に並ぶ第１領域及び第２領域を備える複数のフィンガー構造と、複数のフィンガー構造のうち、第１方向に隣り合う第１フィンガー構造及び第２フィンガー構造の間に設けられたフィンガー間絶縁部材と、を備える。第１フィンガー構造は、基板の表面と交差する積層方向に積層され、第１領域及び第２領域にわたって第２方向に延伸する複数の導電層と、第１領域に設けられ、積層方向に延伸し、複数の導電層と対向する半導体柱と、複数の導電層と半導体柱との間に設けられた電荷蓄積膜と、第２領域に設けられ、積層方向に延伸し、複数の導電層の複数のテラス部に接続された複数のビアコンタクト電極と、複数のテラス部を覆い、複数のビアコンタクト電極の外周面を囲む第１絶縁層と、第１絶縁層を介して複数のテラス部を覆い、複数のビアコンタクト電極の外周面を囲む第２絶縁層と、第１方向における第１絶縁層とフィンガー間絶縁部材との間に設けられた第３絶縁層と、を備える。第２絶縁層及び第３絶縁層は、互いに主成分が同じである。第１絶縁層の主成分の少なくとも一部は、第２絶縁層及び第３絶縁層の主成分と異なる。第２絶縁層及び第３絶縁層は、互いに異なるエッチングレートを有する。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の模式的な平面図である。
同半導体記憶装置の模式的な平面図である。
図２に示す構造をＡ－Ａ´線で切断し、矢印の方向に見た模式的な断面図である。
図３のＢで示した部分の模式的な拡大図である。
図１に示す構造をＣ－Ｃ´線で切断し、矢印の方向に見た模式的な断面図である。
同実施形態に係る半導体記憶装置の模式的な平面図である。
図６に示す構造をＤ－Ｄ´線及びＥ－Ｅ´線で切断し、矢印の方向に見た模式的な断面図である。
図６に示す構造をＧ－Ｇ´線で切断し、矢印の方向に見た断面を含む模式的な図である。
同実施形態に係る半導体記憶装置の模式的な断面図である。
第１実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
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同製造方法を示す模式的な断面図である。
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同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
比較例に係る半導体記憶装置の製造方法を示す模式的な断面図である。
同製造方法を示す模式的な断面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
（【００１１】以降は省略されています）

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