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公開番号2024129443
公報種別公開特許公報(A)
公開日2024-09-27
出願番号2023038661
出願日2023-03-13
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類G06F 13/12 20060101AFI20240919BHJP(計算;計数)
要約【課題】処理の効率を向上できるメモリシステムを実現する。
【解決手段】実施形態によれば、メモリシステムは、複数のメモリチップと、ランダムアクセスメモリと、コントローラとを具備する。複数のメモリチップは、並列に動作可能である。ランダムアクセスメモリは、ホストから発行される要求を格納順に記憶可能な物理チャネル領域と、ホストから発行される要求を格納順にそれぞれ記憶可能である複数の仮想チャネル領域とを含む。コントローラは、ホストから発行される1つ以上の要求を、ホストから取得した順に物理チャネル領域に格納する。コントローラは、1つ以上の要求のそれぞれを、複数の仮想チャネル領域のいずれか1つに格納する。複数の仮想チャネル領域のそれぞれは、1つ以上の要求に従って複数のメモリチップに対してそれぞれ実行される複数のプロセスの1つと対応する。
【選択図】図3
特許請求の範囲【請求項１】
並列に動作可能な複数のメモリチップと、
ホストから発行される要求を格納順に記憶可能な物理チャネル領域と、前記ホストから発行される要求を格納順にそれぞれ記憶可能である複数の仮想チャネル領域とを含むランダムアクセスメモリと、
前記ホストから発行される１つ以上の要求を、前記ホストから取得した順に前記物理チャネル領域に格納し、
前記１つ以上の要求のそれぞれを、前記複数の仮想チャネル領域のいずれか１つに格納するように構成されるコントローラとを具備し、
前記複数の仮想チャネル領域のそれぞれは、前記１つ以上の要求に従って前記複数のメモリチップに対してそれぞれ実行される複数のプロセスの１つと対応し、
前記コントローラは、
前記複数のプロセスの並列化の自由度が所定の閾値以上である場合、前記物理チャネル領域を用いてプロセスを実行し、
前記自由度が前記所定の閾値未満である場合、前記複数の仮想チャネル領域を用いてプロセスを実行するように構成される、
メモリシステム。
続きを表示（約 3,600 文字）【請求項２】
前記コントローラは、
前記複数のプロセスの並列化の自由度が所定の閾値以上である場合、前記物理チャネル領域の先頭に格納されている前記１つ以上の要求のうちの第１要求を取得し、前記第１要求に応じたプロセスを実行し、
前記自由度が前記所定の閾値未満である場合、前記複数の仮想チャネル領域のうちの第２仮想チャネル領域の先頭に格納されている前記１つ以上の要求のうちの第２要求を取得し、前記第２要求に応じた処理を実行するように構成される、
請求項１に記載のメモリシステム。
【請求項３】
前記コントローラは、
前記複数のプロセスの並列化の自由度が所定の閾値以上である場合、前記第１要求に応じたプロセスを実行した後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記複数の仮想チャネル領域の内の第１仮想チャネル領域に格納されている前記第１要求を削除し、
前記自由度が前記所定の閾値未満である場合、前記第２要求に応じた処理を実行した後、前記第２仮想チャネル領域に格納されている前記第２要求を削除し、前記物理チャネル領域に格納されている前記第２要求を削除するように構成される、
請求項２に記載のメモリシステム。
【請求項４】
並列に動作可能な複数のメモリチップと、
ホストから発行される要求を格納順に記憶可能な物理チャネル領域と、前記ホストから発行される要求を格納順にそれぞれ記憶可能である複数の仮想チャネル領域とを含むランダムアクセスメモリと、
前記ホストから発行される１つ以上の要求を、前記ホストから取得した順に前記物理チャネル領域に格納し、
前記１つ以上の要求のそれぞれを、前記複数の仮想チャネル領域のいずれか１つに格納するように構成されるコントローラとを具備し、
前記複数の仮想チャネル領域のそれぞれは、前記１つ以上の要求に従って前記複数のメモリチップに対してそれぞれ実行される複数のプロセスの１つと対応し、
前記コントローラは、
前記複数のプロセスの並列化の自由度が所定の閾値以上である場合、前記物理チャネル領域の先頭に格納されている前記１つ以上の要求のうちの第１要求を取得し、前記第１要求に応じたプロセスを実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記複数の仮想チャネル領域の内の第１仮想チャネル領域に格納されている前記第１要求を削除し、
前記自由度が前記所定の閾値未満である場合、前記複数の仮想チャネル領域のうちの第２仮想チャネル領域の先頭に格納されている前記１つ以上の要求のうちの第２要求を取得し、前記第２要求に応じた処理を実行し、その後、前記第２仮想チャネル領域に格納されている前記第２要求を削除し、前記物理チャネル領域に格納されている前記第２要求を削除するように構成される、
メモリシステム。
【請求項５】
前記コントローラは、
前記第１要求を前記物理チャネル領域に物理的に格納し、
前記第１要求が格納された前記物理チャネル領域内の位置を示す第１情報を前記第１仮想チャネル領域に格納することによって、前記第１要求を前記第１仮想チャネル領域に仮想的に格納するように構成される、
請求項４に記載のメモリシステム。
【請求項６】
前記コントローラは、前記自由度が前記所定の閾値以上である場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１情報を削除するように構成される、
請求項５に記載のメモリシステム。
【請求項７】
前記コントローラは、
前記第２要求を前記物理チャネル領域に物理的に格納し、
前記第２要求が格納された前記物理チャネル領域内の位置を示す第２情報を前記第２仮想チャネル領域に格納することによって、前記第２要求を前記第２仮想チャネル領域に仮想的に格納するように構成される、
請求項４に記載のメモリシステム。
【請求項８】
前記コントローラは、
前記自由度が前記所定の閾値未満である場合、前記第２仮想チャネル領域に格納されている前記第２情報を取得し、前記第２情報に基づいて前記物理チャネル領域から前記第２要求を取得し、前記第２要求に応じた処理を実行し、その後、前記第２仮想チャネル領域に格納されている前記第２情報を削除し、前記物理チャネル領域に格納されている前記第２要求を削除するように構成される
請求項７に記載のメモリシステム。
【請求項９】
前記第１要求は、前記第２要求よりも先に前記物理チャネル領域に格納され、
前記第１仮想チャネル領域は、前記複数のプロセスの内の第１プロセスに対応し、
前記第２仮想チャネル領域は、前記複数のプロセスの内の第２プロセスに対応し、
前記コントローラは、
前記自由度が前記所定の閾値未満であり、且つ前記第１プロセスと前記第２プロセスとが実行可能である場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１要求を削除し、
前記自由度が前記所定の閾値未満であり、且つ前記第１プロセスが実行可能であって前記第２プロセスが実行可能でない場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１要求を削除し、
前記自由度が前記所定の閾値未満であり、且つ前記第２プロセスが実行可能であって前記第１プロセスが実行可能でない場合、前記物理チャネル領域に格納されている前記第２要求を取得し、前記第２要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第２要求を削除し、前記第２仮想チャネル領域に格納されている前記第２要求を削除するように構成される、
請求項４に記載のメモリシステム。
【請求項１０】
前記コントローラは、
前記第１要求を前記物理チャネル領域に格納し、
前記第１要求が格納された前記物理チャネル領域内の位置を示す第１情報を前記第１仮想チャネル領域に格納することによって、前記第１要求を前記第１仮想チャネル領域に仮想的に格納し、
前記第１要求よりも後に前記第２要求を前記物理チャネル領域に格納し、
前記第２要求が格納された前記物理チャネル領域内の位置を示す第２情報を前記第２仮想チャネル領域に格納することによって、前記第２要求を前記第２仮想チャネル領域に仮想的に格納するように構成され、
前記第１仮想チャネル領域は、前記複数のプロセスの内の第１プロセスに対応し、
前記第２仮想チャネル領域は、前記複数のプロセスの内の第２プロセスに対応し、
前記コントローラは、
前記自由度が前記所定の閾値未満であり、且つ前記第１プロセスと前記第２プロセスとが実行可能である場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１情報を削除し、
前記自由度が前記所定の閾値未満であり、且つ前記第１プロセスが実行可能であって前記第２プロセスが実行可能でない場合、前記物理チャネル領域に格納されている前記第１要求を取得し、前記第１要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第１要求を削除し、前記第１仮想チャネル領域に格納されている前記第１情報を削除し、
前記自由度が前記所定の閾値未満であり、且つ前記第２プロセスが実行可能であって前記第１プロセスが実行可能でない場合、前記物理チャネル領域に格納されている前記第２要求を取得し、前記第２要求に応じた処理を実行し、その後、前記物理チャネル領域に格納されている前記第２要求を削除し、前記第２仮想チャネル領域に格納されている前記第２情報を削除するように構成される、
請求項４に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリシステムを制御する技術に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
近年、不揮発性メモリ等の記憶デバイスを備えるメモリシステムが広く普及している。このようなメモリシステムの１つとして、例えば、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、様々なコンピューティングデバイスのメインストレージとして使用されている。
【０００３】
メモリシステムは、ホストによって発行された要求（例えば、コマンドとも呼ぶ）に応じて、記憶デバイスに対するデータ書き込みやデータ読み出し等の処理を行う。メモリシステムでは、データコヒーレンシを保つために、ホストによって発行された複数の要求の順序が、例えば、先入れ先出し（Ｆｉｒｓｔ－ＩｎＦｉｒｓｔ－Ｏｕｔ：ＦＩＦＯ）構造のメモリ（ＦＩＦＯメモリ）によって維持される。
【０００４】
また、メモリシステムの記憶デバイスとして、並列に動作可能な複数のメモリチップを備えることがある。例えば、データセンター、およびエンタープライズ向け製品では、メモリチップの動作の並列性は増加傾向にある。
【０００５】
このようなメモリシステムでは、ホストによる要求の本来の順序に従う処理（インオーダ処理）を保証する必要がなく、且つ、互いに独立な要求を同時に実行することでメモリシステムの性能を向上できる場合、並列に実行可能な複数のプロセスごとに関連付けられる複数のＦＩＦＯメモリが設けられることがある。ホストからの要求は、複数のＦＩＦＯメモリの内、対応するプロセスに関連付けられたＦＩＦＯメモリに格納される。これにより、複数のプロセスのそれぞれにおいて要求の順序が再構築される。そして、各ＦＩＦＯメモリに格納された要求に応じた処理が並列に実行され得るので、厳密な順序に従う必要がないと共に、メモリシステムの性能を向上できる。
【先行技術文献】
【特許文献】
【０００６】
米国特許出願公開第２０２２／０２５３２４８号明細書
米国特許第７５０６１１４号明細書
米国特許第６５８１１１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
複数のプロセスのそれぞれにおいて要求の順序が再構築された場合、ホストによる要求の本来の順序に関する情報は失われる。これは、並列に実行可能な複数のプロセスにそれぞれ関連付けられる複数のＦＩＦＯメモリに要求を格納した時点で、要求が、インオーダ処理から、要求の本来の順序に従わない処理（アウトオブオーダ処理）へ変化することを意味する。
【０００８】
アウトオブオーダ処理は、（先行要求の処理が不当に待たされることにより）要求に対する応答のレイテンシが悪化したり、インオーダ処理を前提とするメモリシステム内の資源の利用効率が低下したりすることで、かえってメモリシステムにおける処理の効率が低下する可能性がある。したがって、アウトオブオーダ処理における効率はアルゴリズムに依存する。
【０００９】
本発明の一実施形態では、処理の効率を向上できるメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
実施形態によれば、メモリシステムは、複数のメモリチップと、ランダムアクセスメモリと、コントローラとを具備する。複数のメモリチップは、並列に動作可能である。ランダムアクセスメモリは、ホストから発行される要求を格納順に記憶可能な物理チャネル領域と、ホストから発行される要求を格納順にそれぞれ記憶可能である複数の仮想チャネル領域とを含む。コントローラは、ホストから発行される１つ以上の要求を、ホストから取得した順に物理チャネル領域に格納する。コントローラは、１つ以上の要求のそれぞれを、複数の仮想チャネル領域のいずれか１つに格納する。複数の仮想チャネル領域のそれぞれは、１つ以上の要求に従って複数のメモリチップに対してそれぞれ実行される複数のプロセスの１つと対応する。コントローラは、複数のプロセスの並列化の自由度が所定の閾値以上である場合、物理チャネル領域を用いてプロセスを実行する。コントローラは、自由度が所定の閾値未満である場合、複数の仮想チャネル領域を用いてプロセスを実行する。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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