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公開番号2024128715
公報種別公開特許公報(A)
公開日2024-09-24
出願番号2023037870
出願日2023-03-10
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類G06F 12/00 20060101AFI20240913BHJP(計算;計数)
要約【課題】転送シーケンスのオーバヘッドを減少させる。
【解決手段】実施形態のメモリシステムは、不揮発性メモリと、不揮発性メモリにコマンド及びアドレスを転送するように構成されたメモリコントローラと、メモリコントローラにより転送された第1アドレスを保持するように構成された第1バッファと、第1バッファに保持された第1アドレスに連続する第2アドレスを生成し、生成された第2アドレスを不揮発性メモリに転送するように構成されたアドレス生成回路と、を具備する。
【選択図】図5

特許請求の範囲【請求項１】
不揮発性メモリと、
前記不揮発性メモリにコマンド及びアドレスを転送するように構成されたメモリコントローラと、
前記メモリコントローラにより転送された第１アドレスを保持するように構成された第１バッファと、前記第１バッファに保持された第１アドレスに基づいて第２アドレスを生成し、前記生成された第２アドレスを前記不揮発性メモリに転送するように構成されたアドレス生成回路と、を含む第１制御回路と、
を具備するメモリシステム。
続きを表示（約 1,100 文字）【請求項２】
前記第２アドレスは、前記第１アドレスに連続するアドレスである、
請求項１に記載のメモリシステム。
【請求項３】
前記アドレス生成回路は、シーケンシャルアクセス用のアドレスとして前記第２アドレスを生成するように構成された、
請求項１に記載のメモリシステム。
【請求項４】
前記アドレス生成回路は、前記第１アドレスに、整数の値を加算又は減算することにより、前記第２アドレスを生成するように構成された、
請求項１に記載のメモリシステム。
【請求項５】
前記アドレス生成回路は、前記メモリコントローラから供給される第１コマンドに従って、前記第２アドレスを生成するように構成された、
請求項１に記載のメモリシステム。
【請求項６】
前記第１バッファは、前記不揮発性メモリに対するアクセスの種類毎に、前記第１アドレスを保持するように構成された、
請求項１に記載のメモリシステム。
【請求項７】
前記第１バッファは、前記不揮発性メモリ内のプレーン毎に、前記第１アドレスを保持するように構成された、
請求項１に記載のメモリシステム。
【請求項８】
前記メモリコントローラは、前記第１アドレスを、第１ビット幅の信号線を用いて第１数のサイクルで出力し、
前記アドレス生成回路は、前記第２アドレスを、前記第１ビット幅よりも大きい第２ビット幅の信号線を用いて、前記第１数より小さい第２数のクロックサイクルで前記不揮発性メモリに転送するように構成された、
請求項１に記載のメモリシステム。
【請求項９】
前記第１制御回路は、前記メモリコントローラにより転送された第１コマンドを保持するように構成された第２バッファと、前記第２バッファに保持された第１コマンドと前記第２アドレスとを前記不揮発性メモリに転送するように構成された第２制御回路と、をさらに含む、
請求項１に記載のメモリシステム。
【請求項１０】
前記メモリコントローラは、前記第１アドレスを、第１信号線を用いて出力し、
前記第２制御回路は、前記メモリコントローラから前記第１信号線とは異なる第２信号線を用いて出力される外部制御信号に基づいて、前記第２バッファに保持された第１コマンドと前記第２アドレスとを前記不揮発性メモリに転送する、ように構成された、
請求項９に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリシステムに関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリを用いたメモリシステムが知られている。メモリシステムは、不揮発性メモリと、不揮発性メモリを制御するメモリコントローラと、を含む。メモリコントローラと不揮発性メモリとの間では、不揮発性メモリに書き込むデータの他に、コマンド、アドレス、制御信号の転送が行われる。メモリ容量の大容量化に伴い、転送シーケンスにおけるオーバヘッド、特にアドレスサイクルのオーバヘッドが増大するという問題が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１９／０１７２５３７号明細書
米国特許出願公開第２０２２／０２６９６１０号明細書
米国特許出願公開第２０２２／０２１００６９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、転送シーケンスのオーバヘッドを減少させることができるメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態のメモリシステムは、不揮発性メモリと、メモリコントローラと、第１制御回路と、を具備する。メモリコントローラは、不揮発性メモリにコマンド及びアドレスを転送するように構成される。第１制御回路は、メモリコントローラにより転送された第１アドレスを保持するように構成された第１バッファと、第１バッファに保持された第１アドレスに連続する第２アドレスを生成し、生成された第２アドレスを不揮発性メモリに転送するように構成されたアドレス生成回路と、を含む。
【図面の簡単な説明】
【０００６】
第１の実施形態にかかるメモリシステムを含む情報処理システムの構成例を示すブロック図。
第１の実施形態にかかる不揮発性メモリにおけるメモリセルアレイ中のブロックの等価回路を示す図。
第１の実施形態にかかる不揮発性メモリの具体的な構成の一例を示すブロック図。
第１の実施形態にかかるアドレス制御回路の具体的な構成の一例を示すブロック図。
第１の実施形態にかかるメモリコントローラの制御による動作シーケンスを示すシーケンス図。
第１の実施形態にかかるメモリコントローラの制御による動作シーケンスを示すシーケンス図。
第１の実施形態にかかるメモリコントローラの制御による動作シーケンスを示すシーケンス図。
第１の実施形態にかかるメモリコントローラの制御による動作シーケンスを示すシーケンス図。
第１の実施形態にかかるセットアップシーケンスを示すタイミングチャート。
第１の実施形態にかかるリードシーケンスを示すタイミングチャート。
第１の実施形態にかかるライトシーケンスを示すタイミングチャート。
第１の実施形態にかかるイレーズシーケンスを示すタイミングチャート。
第１の実施形態の変形例にかかるアドレス制御回路の例を示すブロック図。
第１の実施形態の変形例における動作を説明するためのシーケンス図。
第１の実施形態にかかる一括出力アドレスによる高速化を説明するためのタイミングチャート。
第２の実施形態にかかるコマンド／アドレス制御回路の具体的な構成の一例を示すブロック図。
第２の実施形態にかかるライトシーケンスを説明するためのタイミングチャート。
第２の実施形態にかかるマルチプレーン構成でのセットアップシーケンスを示すシーケンス図。
第２の実施形態にかかるリードシーケンスを示すシーケンス図。
比較例にかかるセットアップ及リードの連続実行シーケンスを説明するためのタイミングチャート。
第２の実施形態にかかるセットアップ及リードの連続実行シーケンスを説明するためのタイミングチャート。
第３の実施形態にかかるコマンド制御回路の例を示すブロック図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施の形態について詳細に説明する。
【０００８】
（第１の実施形態）
本実施形態は、入力されたアドレスを制御するアドレス制御回路を不揮発性メモリに設ける。不揮発性メモリは、例えばシーケンシャルアクセスにおいて、メモリコントローラから入力されたアドレスに代えて、アドレス制御回路が発生したアドレスを用いる。これにより、転送シーケンスにおけるオーバヘッドの低減が可能になる。
【０００９】
（メモリシステムの構成）
図１は本実施形態にかかるメモリシステムを含む情報処理システムの構成例を示すブロック図である。
【００１０】
図１の情報処理システムにおいて、メモリシステム１（具体的にはメモリコントローラ２）は、ホスト装置６と所定のインタフェースを介して接続される。このインタフェースは、例えば、パラレルインタフェースの一例であるｅＭＭＣ（embedded Multi Media Card）、シリアルインタフェースの一例であるＰＣＩｅTM（Peripheral Component Interconnect-Express）やＭ－ＰＨＹのようなインタフェース規格に準拠する。ホスト装置６は、例えば、パーソナルコンピュータ、携帯端末のような電子機器である。なお、メモリコントローラ２及びホスト装置６には、これらのインタフェース規格に準拠したインタフェース回路が内蔵されている。メモリシステム１は、ホスト装置６が搭載されたマザーボード上に実装され得る。
（【００１１】以降は省略されています）

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