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公開番号2024129707
公報種別公開特許公報(A)
公開日2024-09-27
出願番号2023039075
出願日2023-03-13
発明の名称半導体記憶装置及びその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 51/30 20230101AFI20240919BHJP()
要約【課題】強誘電体層に効率的に電界を印加可能で動作電圧が低減され、また、カップリング比が小さく自発分極を安定化でき、保持特性を向上する、半導体記憶装置。
【解決手段】実施の形態に係る半導体記憶装置は、強誘電体メモリトランジスタを備える。強誘電体メモリトランジスタは、第1方向に延在し、円筒形状を有する第1導電層と、1導電層と接し、円筒形状の半径方向と第1方向に延在する第1半導体層と、第1半導体層に接する強誘電体層と、強誘電体層に接する第2導電層と、第1半導体層の内、第1方向に延びる領域の半径方向と交わる平面で接触する第3導電層とを備える。第1半導体層の半径方向の直径R2は、第1導電層の半径方向の直径R1よりも大きい。
【選択図】図2A
特許請求の範囲【請求項１】
第１方向に延在し、円筒形状を有する第１導電層と、
前記第１導電層と接し、前記円筒形状の半径方向と前記第１方向に延在する第１半導体層と、
前記第１半導体層に接する強誘電体層と、
前記強誘電体層に接する第２導電層と、
前記第１半導体層の内、前記第１方向に延びる領域の半径方向と交わる平面で接触する第３導電層と
を備え、
前記第１半導体層の半径方向の直径Ｒ２は、前記第１導電層の半径方向の直径Ｒ１よりも大きい、強誘電体メモリを備える、半導体記憶装置。
続きを表示（約 1,400 文字）【請求項２】
更に、第１選択トランジスタを備え、
前記第１選択トランジスタは、
前記第１方向に延びる第２半導体層と、
前記第２半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第４導電層とを備え、
前記第２半導体層と前記第１導電層は接している、請求項１に記載の半導体記憶装置。
【請求項３】
前記強誘電体層と前記第１半導体層との間に、更に、第５導電層と絶縁層との積層構造を備える、請求項２に記載の半導体記憶装置。
【請求項４】
前記強誘電体層と前記第１半導体層との間に設けられ、前記強誘電体層と接する第５導電層と、
前記第５導電層と、前記第１半導体層との間に設けられ、前記第１半導体層と接する絶縁層と
を備える、請求項３に記載の半導体記憶装置。
【請求項５】
強誘電体メモリと選択トランジスタとを備え、
前記強誘電体メモリは、
第１方向に延在し、円筒形状を有する第１導電層と、
前記第１導電層と接し、前記円筒形状の半径方向と前記第１方向に延在する第１半導体層と、
前記第１半導体層に接する強誘電体層と、
前記強誘電体層に接する第２導電層と、
前記第１半導体層の内、前記第１方向に延びる領域の半径方向と交わる平面で接触する第３導電層とを備え、
前記選択トランジスタは、
前記第１方向に延びる第２半導体層と、
前記第２半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第４導電層とを備え、
前記第２半導体層と前記第１導電層は接しており、
前記第１半導体層の半径方向の直径Ｒ２は、前記第２半導体層の半径方向の直径Ｒ３よりも大きい、半導体記憶装置。
【請求項６】
更に、前記第１半導体層の一部を取囲む第６導電層を備え、前記第６導電層は前記第１導電層に接続される、請求項５に記載の半導体記憶装置。
【請求項７】
前記第６導電層の半径方向の直径Ｒ４は、前記第１半導体層の半径方向の直径Ｒ２よりも大きい、請求項６に記載の半導体記憶装置。
【請求項８】
更に、第２選択トランジスタを備え、
前記第２選択トランジスタは、
前記第１方向に延びる第３半導体層と、
前記第３半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第７導電層と、
を備え、前記第３半導体層と前記第２導電層は接している、請求項２に記載の半導体記憶装置。
【請求項９】
前記第１方向に延びる第３半導体層と、
前記第３半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第７導電層と、
を備え、前記第３半導体層と前記第２導電層は接している、第２選択トランジスタを備える、請求項１に記載の半導体記憶装置。
【請求項１０】
前記第１方向に延びる第３半導体層と、
前記第３半導体層に接する絶縁膜と、
前記絶縁膜と接し、前記第１方向に垂直な第２方向に延びる第７導電層と、
を備え、前記第３半導体層と前記第２導電層は接している、第２選択トランジスタを備える、請求項３に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施の形態は、半導体記憶装置及びその製造方法に関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
強誘電体メモリは、高速動作できる不揮発性メモリとして注目されている。強誘電体メモリは、強誘電体の分極反転を利用して、メモリセルへのデータの書き込み、及び、メモリセルのデータの消去を行う。
【先行技術文献】
【特許文献】
【０００３】
米国特許第10,978,485号明細書
米国特許出願公開第2020/0365606号明細書
米国特許第10,879,2695号明細書
【非特許文献】
【０００４】
Kate Lee, Sihyun Kim, Jong-ho Lee, Byung-Gook Park, and Daewoong Kwon, “Ferroelectric-Metal Field-Effect Transistor With Recessed Channel for 1T-DRAM Application.”, IEEE JOUNAL OF THE ELECRON DEVICES SOCIETY, VOLUME 10, 2022, pp.13-18.
Fei Mo, Yusaku Tagawa, Chengji Jin, Minju Ahn, Takuya Saraya, Toshiro Hiramoto and Masaharu Kobayashi, “Low-Voltage Operating Ferroelectric FET with Ultrathin IGZO Channel for High-Density Memory Application.”, IEEE JOUNAL OF THE ELECRON DEVICES SOCIETY, VOLUME 8, 2020, pp.717-723.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の発明が解決しようとする課題は、強誘電体層に効率的に電界を印加可能で動作電圧が低減され、また、カップリング比が小さく自発分極を安定化でき、保持特性が向上する、半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体記憶装置は、強誘電体メモリトランジスタを備える。強誘電体メモリトランジスタは、第１方向に延在し、円筒形状を有する第１導電層と、１導電層と接し、円筒形状の半径方向と第１方向に延在する第１半導体層と、第１半導体層に接する強誘電体層と、強誘電体層に接する第２導電層と、第１半導体層の内、第１方向に延びる領域の半径方向と交わる平面で接触する第３導電層とを備える。第１半導体層の半径方向の直径Ｒ２は、第１導電層の半径方向の直径Ｒ１よりも大きい。
【図面の簡単な説明】
【０００７】
比較例に係る半導体記憶装置の断面図。
図１ＡのＩ－Ｉ線に沿う断面図。
比較例に係る半導体記憶装置の動作説明のための断面図。
第１の実施の形態に係る半導体記憶装置の断面図。
図２ＡのＩＩ－ＩＩ線に沿う断面図。
図２Ａのソースコンタクト近傍の拡大図。
実施の形態に係る半導体記憶装置の動作説明のための断面図。
第１の実施の形態に係る半導体記憶装置のメモリセルアレイの回路構成図。
第１の実施の形態に係る半導体記憶装置のメモリセルアレイの回路ブロック図。
第１の実施の形態に係る半導体記憶装置のメモリセルアレイの上面図。
第１の実施の形態に係る半導体記憶装置の書込み動作の回路図。
第１の実施の形態に係る半導体記憶装置の消去動作の回路図。
第１の実施の形態に係る半導体記憶装置の読出し動作の回路図。
第１の実施の形態に係る半導体記憶装置の動作モードの説明図。
第１の実施の形態の変形例１に係る半導体記憶装置の断面図。
第１の実施の形態の変形例２に係る半導体記憶装置の断面図。
第２の実施の形態に係る半導体記憶装置の断面図。
第３の実施の形態に係る半導体記憶装置の断面図。
第３の実施の形態に係る半導体記憶装置のメモリセルアレイの回路構成図。
第３の実施の形態に係る半導体記憶装置のメモリセルアレイの上面図。
第３の実施の形態に係る半導体記憶装置の書込み動作の回路図。
第３の実施の形態に係る半導体記憶装置の読出し動作の回路図。
第３の実施の形態に係る半導体記憶装置の保持動作の回路図。
第３の実施の形態に係る半導体記憶装置の動作モードの説明図。
第４の実施の形態に係る半導体記憶装置の断面図。
第４の実施の形態の変形例に係る半導体記憶装置の断面図。
第４の実施の形態に係る半導体記憶装置のメモリセルアレイの回路ブロック図。
ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図１５Ａの上面図。
ソース接続例の実施の形態に係る半導体記憶装置において、酸化物半導体層３２の半径方向の直径Ｒ２と、導電層２４の半径方向の直径Ｒ１の大小関係の説明図。
ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図１６Ａの上面図。
ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図１７Ａの上面図。
ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図１８Ａの上面図。
ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図１９Ａの上面図。
ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図２０Ａの上面図。
ソース接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図２１Ａの上面図。
ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図２２Ａの上面図。
ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図２３Ａの上面図。
ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図２４Ａの上面図。
ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図２５Ａの上面図。
ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図２６Ａの上面図。
ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図２７Ａの上面図。
ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図２８Ａの上面図。
ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図２９Ａの上面図。
ゲート接続例の実施の形態に係る半導体記憶装置の製造方法の断面図。
図３０Ａの上面図。
【発明を実施するための形態】
【０００８】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
【０００９】
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。
【００１０】
以下の説明においては、ＸＹ平面に広がる基板面に垂直な方向をＺ方向、Ｚ方向に直交し、ビット線ＢＬの延伸する方向をＸ方向、Ｚ方向に垂直でＸ方向に非平行なワード線ＷＬの延伸する方向をＹ方向とする。尚、これらの方向については、一例である。パターンの配置によっては、適宜変更可能である。また、基板は、絶縁体基板、半導体基板、絶縁体基板に電極層が埋め込まれた基板なども含む場合がある。更に、ＮチャネルＭＯＳ(Metal Oxide Gate Semiconductor)電界効果トランジスタ、ＰチャネルＭＯＳ電界効果トランジスタ、相補型ＭＯＳ電界効果トランジスタ（ＣＭＯＳ：Complementary MOS）からなる半導体素子が埋め込まれた基板であっても良い。
（【００１１】以降は省略されています）

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