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公開番号2024150673
公報種別公開特許公報(A)
公開日2024-10-23
出願番号2024119234,2024086921
出願日2024-07-25,2011-01-31
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10B 12/00 20230101AFI20241016BHJP()
要約【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、集積度を向上させる半導体装置を提供する。
【解決手段】半導体装置は、第1のトランジスタ160と、第2のトランジスタ162と、容量素子164と、を各々含む複数のメモリセルをマトリクス状に配置し、メモリセルの一と他のメモリセルとを接続する配線(ビット線とも呼ぶ)と、第1のトランジスタにおけるソース電極またはドレイン電極142a、142bと、が、第2のトランジスタにおけるソース電極またはドレイン電極142a、142bを介して電気的に接続する。これにより、第1のトランジスタにおけるソース電極またはドレイン電極と、第2のトランジスタにおけるソース電極またはドレイン電極と、を異なる配線に接続する場合と比較して配線の数を削減する。
【選択図】図1
特許請求の範囲【請求項１】
第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、が電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域と、不純物領域とを有するシリコン層と、
前記第１のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の側面と接する領域を有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域と、前記第１の導電層の上面と接する領域と、を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の一方としての機能と、前記容量素子の一方の電極としての機能と、を有する第２の導電層と、
前記第１のトランジスタの不純物領域の上面と接する領域を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層と、
前記第２の導電層と重なる領域を有し、且つ前記容量素子の他方の電極としての機能を有する第４の導電層と、
前記第１の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート電極としての機能を有する第５の導電層と、を有し、
前記第２の導電層は、前記酸化物半導体層と接する領域を有し、
前記第３の導電層は、前記酸化物半導体層と接する領域を有し、
前記第４の導電層と前記第５の導電層とは、同じ材料を有し、
前記第１のトランジスタのチャネル形成領域は、前記第５の導電層との重なりを有さない、半導体装置。
続きを表示（約 6,900 文字）【請求項２】
第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、が電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域と、不純物領域とを有するシリコン層と、
前記第１のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の側面と接する領域を有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域と、前記第１の導電層の上面と接する領域と、を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の一方としての機能と、前記容量素子の一方の電極としての機能と、を有する第２の導電層と、
前記第１のトランジスタの不純物領域の上面と接する領域を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層と、
前記第２の導電層と重なる領域を有し、且つ前記容量素子の他方の電極としての機能を有する第４の導電層と、
前記第１の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート電極としての機能を有する第５の導電層と、を有し、
前記第２の導電層は、前記酸化物半導体層と接する領域を有し、
前記第３の導電層は、前記酸化物半導体層と接する領域を有し、
前記第４の導電層と前記第５の導電層とは、同じ材料を有し、
前記第１のトランジスタのチャネル形成領域は、前記第５の導電層との重なりを有さず、
前記第４の導電層は、前記第１の導電層と重なる領域を有する、半導体装置。
【請求項３】
第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、が電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域と、不純物領域とを有するシリコン層と、
前記第１のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の側面と接する領域を有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域と、前記第１の導電層の上面と接する領域と、を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の一方としての機能と、前記容量素子の一方の電極としての機能と、を有する第２の導電層と、
前記第１のトランジスタの不純物領域の上面と接する領域を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層と、
前記第２の導電層と重なる領域を有し、且つ前記容量素子の他方の電極としての機能を有する第４の導電層と、
前記第１の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート電極としての機能を有する第５の導電層と、を有し、
前記第２の導電層は、前記酸化物半導体層と接する領域を有し、
前記第３の導電層は、前記酸化物半導体層と接する領域を有し、
前記第４の導電層と前記第５の導電層とは、同じ材料を有し、
前記第１のトランジスタのチャネル形成領域は、前記第５の導電層との重なりを有さず、
前記第４の導電層は、前記第２の絶縁層の上面と接する領域を有し、
前記第５の導電層は、前記第２の絶縁層の上面と接する領域を有する、半導体装置。
【請求項４】
第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、が電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域と、不純物領域とを有するシリコン層と、
前記第１のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の側面と接する領域を有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域と、前記第１の導電層の上面と接する領域と、を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の一方としての機能と、前記容量素子の一方の電極としての機能と、を有する第２の導電層と、
前記第１のトランジスタの不純物領域の上面と接する領域を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層と、
前記第２の導電層と重なる領域を有し、且つ前記容量素子の他方の電極としての機能を有する第４の導電層と、
前記第１の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート電極としての機能を有する第５の導電層と、を有し、
前記第２の導電層は、前記酸化物半導体層と接する領域を有し、
前記第３の導電層は、前記酸化物半導体層と接する領域を有し、
前記第４の導電層と前記第５の導電層とは、同じ材料を有し、
前記第１のトランジスタのチャネル形成領域は、前記第５の導電層との重なりを有さず、
前記第４の導電層は、前記第１の導電層と重なる領域を有し、
前記第４の導電層は、前記第２の絶縁層の上面と接する領域を有し、
前記第５の導電層は、前記第２の絶縁層の上面と接する領域を有する、半導体装置。
【請求項５】
第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、が電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域と、不純物領域とを有するシリコン層と、
前記第１のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の側面と接する領域を有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域と、前記第１の導電層の上面と接する領域と、を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の一方としての機能と、前記容量素子の一方の電極としての機能と、を有する第２の導電層と、
前記第１のトランジスタの不純物領域の上面と接する領域を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層と、
前記第２の導電層と重なる領域を有し、且つ前記容量素子の他方の電極としての機能を有する第４の導電層と、
前記第１の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート電極としての機能を有する第５の導電層と、を有し、
前記酸化物半導体層は、Ｉｎ－Ｏ系の金属酸化物を有し、
前記第２の導電層は、前記酸化物半導体層と接する領域を有し、
前記第３の導電層は、前記酸化物半導体層と接する領域を有し、
前記第４の導電層と前記第５の導電層とは、同じ材料を有し、
前記第１のトランジスタのチャネル形成領域は、前記第５の導電層との重なりを有さない、半導体装置。
【請求項６】
第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、が電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域と、不純物領域とを有するシリコン層と、
前記第１のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の側面と接する領域を有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域と、前記第１の導電層の上面と接する領域と、を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の一方としての機能と、前記容量素子の一方の電極としての機能と、を有する第２の導電層と、
前記第１のトランジスタの不純物領域の上面と接する領域を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層と、
前記第２の導電層と重なる領域を有し、且つ前記容量素子の他方の電極としての機能を有する第４の導電層と、
前記第１の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート電極としての機能を有する第５の導電層と、を有し、
前記酸化物半導体層は、Ｉｎ－Ｏ系の金属酸化物を有し、
前記第２の導電層は、前記酸化物半導体層と接する領域を有し、
前記第３の導電層は、前記酸化物半導体層と接する領域を有し、
前記第４の導電層と前記第５の導電層とは、同じ材料を有し、
前記第１のトランジスタのチャネル形成領域は、前記第５の導電層との重なりを有さず、
前記第４の導電層は、前記第１の導電層と重なる領域を有する、半導体装置。
【請求項７】
第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、が電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域と、不純物領域とを有するシリコン層と、
前記第１のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の側面と接する領域を有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域と、前記第１の導電層の上面と接する領域と、を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の一方としての機能と、前記容量素子の一方の電極としての機能と、を有する第２の導電層と、
前記第１のトランジスタの不純物領域の上面と接する領域を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層と、
前記第２の導電層と重なる領域を有し、且つ前記容量素子の他方の電極としての機能を有する第４の導電層と、
前記第１の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート電極としての機能を有する第５の導電層と、を有し、
前記酸化物半導体層は、Ｉｎ－Ｏ系の金属酸化物を有し、
前記第２の導電層は、前記酸化物半導体層と接する領域を有し、
前記第３の導電層は、前記酸化物半導体層と接する領域を有し、
前記第４の導電層と前記第５の導電層とは、同じ材料を有し、
前記第１のトランジスタのチャネル形成領域は、前記第５の導電層との重なりを有さず、
前記第４の導電層は、前記第２の絶縁層の上面と接する領域を有し、
前記第５の導電層は、前記第２の絶縁層の上面と接する領域を有する、半導体装置。
【請求項８】
第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、が電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域と、不純物領域とを有するシリコン層と、
前記第１のトランジスタのチャネル形成領域の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の側面と接する領域を有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域と、前記第１の導電層の上面と接する領域と、を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の一方としての機能と、前記容量素子の一方の電極としての機能と、を有する第２の導電層と、
前記第１のトランジスタの不純物領域の上面と接する領域を有し、且つ前記第２のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層と、
前記第２の導電層と重なる領域を有し、且つ前記容量素子の他方の電極としての機能を有する第４の導電層と、
前記第１の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート電極としての機能を有する第５の導電層と、を有し、
前記酸化物半導体層は、Ｉｎ－Ｏ系の金属酸化物を有し、
前記第２の導電層は、前記酸化物半導体層と接する領域を有し、
前記第３の導電層は、前記酸化物半導体層と接する領域を有し、
前記第４の導電層と前記第５の導電層とは、同じ材料を有し、
前記第１のトランジスタのチャネル形成領域は、前記第５の導電層との重なりを有さず、
前記第４の導電層は、前記第１の導電層と重なる領域を有し、
前記第４の導電層は、前記第２の絶縁層の上面と接する領域を有し、
前記第５の導電層は、前記第２の絶縁層の上面と接する領域を有する、半導体装置。
【請求項９】
請求項１乃至８のいずれか一において、
前記第３の導電層は、前記第１のトランジスタのソース電極又はドレイン電極の一方としての機能を有する、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃ
ｃｅｓｓＭｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持
期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要で
あり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶
内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶
装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題
が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高
い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または
除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問
題もある。
【先行技術文献】
【特許文献】
【０００９】
特開昭５７－１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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