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公開番号2024164220
公報種別公開特許公報(A)
公開日2024-11-26
出願番号2024145948,2020561966
出願日2024-08-27,2019-11-15
発明の名称メモリデバイス
出願人株式会社半導体エネルギー研究所
代理人
主分類H10B 12/00 20230101AFI20241119BHJP()
要約【課題】新規なメモリデバイスを提供する。
【解決手段】トランジスタと、容量デバイスと、を有し、トランジスタは、第1の酸化物半導体と、第1の酸化物半導体の上面に設けられる第1の導電体及び第2の導電体と、第1の酸化物半導体上に形成され、且つ第1の導電体と、第2の導電体との間に設けられる第2の酸化物半導体と、第2の酸化物半導体に接して設けられる第1の絶縁体と、第1の絶縁体に接して設けられる第3の導電体と、を有し、容量デバイスは、第2の導電体と、第2の導電体上の第2の絶縁体と、第2の絶縁体上の第4の導電体と、を有し、第1の酸化物半導体は、第1の導電体及び第2の導電体の厚さよりも深い溝部を有する。
【選択図】図1
特許請求の範囲【請求項１】
トランジスタと、容量デバイスと、を有し、
前記トランジスタは、
溝部を有する第１の酸化物半導体と、
前記第１の酸化物半導体の上方に配置された領域を有し、かつ、平面視において前記溝部を間に挟んで対向するように配置される第１の導電体及び第２の導電体と、
前記第１の酸化物半導体の前記溝部に配置された領域を有し、かつ、前記第１の導電体と前記第２の導電体との間に配置される領域を有する第２の酸化物半導体と、
前記第２の酸化物半導体に接する領域を有し、かつ、前記溝部における前記第１の酸化物半導体の側面と、前記第２の酸化物半導体を介して対向する領域を有する第１の絶縁体と、
前記第１の絶縁体に接する領域を有し、かつ、前記溝部における前記第１の酸化物半導体の側面と、前記第２の酸化物半導体及び前記第１の絶縁体を介して対向する領域を有する第３の導電体と、を有し、
前記容量デバイスは、
前記第２の導電体と、
前記第２の導電体の上方に配置された領域を有する第２の絶縁体と、
前記第２の絶縁体の上方に配置された領域を有する第４の導電体と、を有し、
前記第１の酸化物半導体の側面は、前記第２の絶縁体を介して前記第４の導電体と対向する領域を有する、
メモリデバイス。
続きを表示（約 300 文字）【請求項２】
請求項１において、
前記第１の酸化物半導体及び前記第２の酸化物半導体は、それぞれインジウムと、元素Ｍ（Ｍは、ガリウム、イットリウム、または錫）と、亜鉛と、を有する、
メモリデバイス。
【請求項３】
請求項２において、
前記第１の酸化物半導体は、前記第２の酸化物半導体よりも前記インジウムの原子数比が高い領域を有する、
メモリデバイス。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第１の酸化物半導体及び前記第２の酸化物半導体のそれぞれは、結晶性を有する、
メモリデバイス。

発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリデバイスの構成に関する。特に本発明は、ダイナミック型ＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ＤＲＡＭ）の構成に関する。
続きを表示（約 1,800 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
【背景技術】
【０００４】
メモリデバイスであるＤＲＡＭは、低コスト化が進んでおり、さらなる低コスト化を図る上で、大容量化の研究開発が活発である。大容量化は、例えば、メモリセルのレイアウト変更、及び素子の微細化によって達成することができるものの、メモリセルの寸法の縮小や、素子の小型化には限界がある。
【０００５】
メモリセルのレイアウトとして、シリコン（Ｓｉ）を半導体層に用いたトランジスタを３次元的に積層させることでメモリセルの寸法を縮小する構成や、酸化物半導体（ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタ）を積層させることでメモリセルの寸法を縮小する構成などが開示されている（特許文献１及び特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
特開平１１－４０７７２号公報
特開２０１３－１４５８７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１、及び特許文献２に示すように、メモリセルの寸法を縮小させる構成等については、鋭意研究が盛んに進められているが、未だ改善の余地は残されている。
【０００８】
したがって、本発明の一態様は、新規なメモリデバイスを提供することを課題の一とする。または、本発明の一態様では、記憶容量を向上させるとともに、データの信頼性に優れた、新規な構成のメモリデバイスを提供することを課題の一とする。または、本発明の一態様は、メモリセルの回路面積を縮小し、小型化を図ることのできる、新規な構成のメモリデバイスを提供することを課題の一とする。または、本発明の一態様では、上記新規なメモリデバイスを有する半導体装置を提供することを課題の一とする。
【０００９】
なお、本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１０】
本発明の一態様は、トランジスタと、容量デバイスと、を有し、トランジスタは、第１の酸化物半導体と、第１の酸化物半導体の上面に設けられる第１の導電体及び第２の導電体と、第１の酸化物半導体上に形成され、且つ第１の導電体と、第２の導電体との間に設けられる第２の酸化物半導体と、第２の酸化物半導体に接して設けられる第１の絶縁体と、第１の絶縁体に接して設けられる第３の導電体と、を有し、容量デバイスは、第２の導電体と、第２の導電体上の第２の絶縁体と、第２の絶縁体上の第４の導電体と、を有し、第１の酸化物半導体は、第１の導電体及び第２の導電体の厚さよりも深い溝部を有する。
（【００１１】以降は省略されています）

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