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公開番号2024149364
公報種別公開特許公報(A)
公開日2024-10-18
出願番号2023211060
出願日2023-12-14
発明の名称半導体装置
出願人エスケーハイニックス株式会社,SK hynix Inc.
代理人弁理士法人三枝国際特許事務所
主分類H10B 63/00 20230101AFI20241010BHJP()
要約【課題】メモリセルの動作フェイルを減少及び/又は防止できる半導体装置を提供すること。
【解決手段】本実施形態の半導体装置は、第1の方向に延びる複数の第1の導電ライン、前記第1の方向と交差する第2の方向に延びる複数の第2の導電ライン、及び前記複数の第1の導電ラインと前記複数の第2の導電ラインとの間でこれらの交差領域に配置される複数のメモリセルを備えるメモリセルアレイと、前記複数の第1の導電ラインと連結されて、これらを駆動する第1の駆動部と、前記複数の第2の導電ラインと連結されて、これらを駆動する第2の駆動部と、前記第1の駆動部と前記複数の第1の導電ラインとの間で、前記複数の第1の導電ラインの各々と直列に連結される複数の第1の抵抗体と、前記第1の駆動部と前記複数の第1の導電ラインとの間で、前記複数の第1の抵抗体の各々と並列に連結される第1のスイッチング素子とを備えることができる。
【選択図】図5
特許請求の範囲【請求項１】
第１の方向に延びる複数の第１の導電ライン、前記第１の方向と交差する第２の方向に延びる複数の第２の導電ライン、及び前記複数の第１の導電ラインと前記複数の第２の導電ラインとの間でこれらの交差領域に配置される複数のメモリセルを備えるメモリセルアレイと、
前記複数の第１の導電ラインと連結されて、これらを駆動する第１の駆動部と、
前記複数の第２の導電ラインと連結されて、これらを駆動する第２の駆動部と、
前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の導電ラインの各々と直列に連結される複数の第１の抵抗体と、
前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の抵抗体の各々と並列に連結される第１のスイッチング素子と、
を備える半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記複数のメモリセルのうち、選択されたメモリセルに対する書き込み動作の際、前記複数の第１の導電ラインのうち、選択された第１の導電ラインに連結された前記第１のスイッチング素子がターンオンされ、
前記選択されたメモリセルに対する読み出し動作の際、前記選択された第１の導電ラインに連結された前記第１のスイッチング素子がターンオフされる請求項１に記載の半導体装置。
【請求項３】
前記複数のメモリセルの各々は、セレクタ層を備え、
前記書き込み動作の際、前記選択されたメモリセルの前記セレクタ層のホールド電流は、前記読み出し動作の際、前記選択されたメモリセルの前記セレクタ層のホールド電流より大きい請求項２に記載の半導体装置。
【請求項４】
前記書き込み動作の際、前記選択されたメモリセルは、前記第１の抵抗体と遮断され、
前記読み出し動作の際、前記選択されたメモリセルは、前記第１の抵抗体に連結される請求項２に記載の半導体装置。
【請求項５】
前記書き込み動作の際、前記選択されたメモリセルを流れる書き込み電流は、前記読み出し動作の際、前記選択されたメモリセルを流れる読み出し電流より大きい請求項２に記載の半導体装置。
【請求項６】
前記書き込み動作及び前記読み出し動作の際、前記複数の第１の導電ラインのうち、選択されなかった第１の導電ラインに連結された前記第１のスイッチング素子は、ターンオンされる請求項２に記載の半導体装置。
【請求項７】
前記第１の抵抗体は、前記第１の導電ラインの抵抗より小さい抵抗を有する請求項１に記載の半導体装置。
【請求項８】
前記第２の駆動部と前記複数の第２の導電ラインとの間で、前記複数の第２の導電ラインの各々と直列に連結される複数の第２の抵抗体と、
前記第２の駆動部と前記複数の第２の導電ラインとの間で、前記複数の第２の抵抗体の各々と並列に連結される第２のスイッチング素子と、
をさらに備える請求項１に記載の半導体装置。
【請求項９】
前記複数のメモリセルのうち、選択されたメモリセルに対する書き込み動作の際、前記複数の第１の導電ラインのうち、選択された第１の導電ラインに連結された前記第１のスイッチング素子及び前記複数の第２の導電ラインのうち、選択された第２の導電ラインに連結された前記第２のスイッチング素子がターンオンされ、
前記選択されたメモリセルに対する読み出し動作の際、前記選択された第１の導電ラインに連結された前記第１のスイッチング素子及び前記選択された第２の導電ラインに連結された前記第２のスイッチング素子のうち、少なくとも１つがターンオフされる請求項８に記載の半導体装置。
【請求項１０】
前記複数のメモリセルの各々は、セレクタ層を備え、
前記書き込み動作の際、前記選択されたメモリセルの前記セレクタ層のホールド電流は、前記読み出し動作の際、前記選択されたメモリセルの前記セレクタ層のホールド電流より大きい請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体技術に関し、より詳細には、セレクタを備えるメモリセルを備える半導体装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
近年、電子機器の小型化、低電力化、高性能化、多様化などによって、コンピュータ、携帯用通信機器など、様々な電子機器で情報を格納できる半導体装置が求められており、これについての研究が進められている。このような半導体装置では、印加される電圧または電流によって互いに異なる抵抗状態間でスイッチングする特性を利用してデータを格納できる半導体装置、例えば、ＲＲＡＭ（ＲｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＭＲＡＭ（ＭａｇｎｅｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、電子ヒューズ（Ｅ－ｆｕｓｅ）などがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の一実施形態等が解決しようとする課題は、メモリセルの動作フェイルを減少及び／又は防止できる半導体装置を提供することである。
【課題を解決するための手段】
【０００４】
上記課題を解決するための本発明の一実施形態に係る半導体装置は、第１の方向に延びる複数の第１の導電ライン、前記第１の方向と交差する第２の方向に延びる複数の第２の導電ライン、及び前記複数の第１の導電ラインと前記複数の第２の導電ラインとの間でこれらの交差領域に配置される複数のメモリセルを備えるメモリセルアレイと、前記複数の第１の導電ラインと連結されて、これらを駆動する第１の駆動部と、前記複数の第２の導電ラインと連結されて、これらを駆動する第２の駆動部と、前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の導電ラインの各々と直列に連結される複数の第１の抵抗体と、前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の抵抗体の各々と並列に連結される第１のスイッチング素子とを備えることができる。
【０００５】
また、前記課題を解決するための本発明の他の一実施形態に係る半導体装置は、第１の方向に延びる複数の第１の導電ライン、前記第１の方向と交差する第２の方向に延びる複数の第２の導電ライン、及び前記複数の第１の導電ラインと前記複数の第２の導電ラインとの間でこれらの交差領域に配置され、各々がセレクタ層を備える複数のメモリセルを備えるメモリセルアレイと、前記複数の第１の導電ラインのそれぞれの端部に動作モードによって選択的に連結される第１の抵抗体とを備えることができる。
【発明の効果】
【０００６】
本発明の実施形態等の半導体装置によれば、メモリセルの動作フェイルを減少及び／又は防止できる。
【図面の簡単な説明】
【０００７】
本発明の一実施形態に係る半導体装置を説明するための図である。
図１Ａの半導体装置のメモリセルアレイを説明するための斜視図である。
図１Ａ及び図１Ｂのメモリセルに備えられたセレクタ層の動作を説明するための電流－電圧グラフである。
図１Ａ及び図１Ｂのメモリセルに備えられたセレクタ層の動作を説明するための電流－時間グラフである。
図１Ａ及び図１Ｂのメモリセルに備えられたセレクタ層の動作を説明するための電流－時間グラフである。
図１Ａ及び図１Ｂのメモリセルのセレクタ層が抵抗体と連結された場合の動作を説明するための電流－電圧グラフである。
本発明の他の一実施形態に係る半導体装置を説明するための図である。
図５の半導体装置で選択されたメモリセルに対する書き込み動作を説明するための図である。
図６Ａの書き込み動作の際に選択されたメモリセルのセレクタ層の動作を説明するための電流－電圧グラフである。
図５の半導体装置で選択されたメモリセルに対する読み出し動作を説明するための図である。
図７Ａの読み出し動作の際に選択されたメモリセルのセレクタ層の動作を説明するための電流－電圧グラフである。
本発明の他の一実施形態に係る半導体装置を説明するための図である。
本発明の他の一実施形態に係る半導体装置を説明するための図である。
【発明を実施するための形態】
【０００８】
以下では、添付された図面を参照して様々な実施形態が詳細に説明される。
【０００９】
図面は、必ずしも一定の割合で図示されたものとはいえず、いくつかの例示において、実施形態等の特徴を明確に見せるために図面に示された構造物のうち、少なくとも一部の比例は誇張されることもできる。図面または詳細な説明に２つ以上の層を有する多層構造物が開示された場合、図示されたような層等の相対的な位置関係や配列順序は、特定実施形態を反映するだけであり、本発明がこれに限定されるものではなく、層等の相対的な位置関係や配列順序は変わることもできる。また、多層構造物の図面または詳細な説明は、特定多層構造物に存在する全ての層を反映しないこともできる（例えば、図示された２つの層の間に１つ以上の追加層が存在することもできる）。例えば、図面または詳細な説明の多層構造物において第１層が第２層上にあるか、または基板上にある場合、第１層が第２層上に直接形成されるか、または基板上に直接形成され得ることを表すだけでなく、１つ以上の他の層が第１層と第２層との間または第１層と基板との間に存在する場合も表すことができる。
【００１０】
図１Ａは、本発明の一実施形態に係る半導体装置を説明するための図であり、図１Ｂは、図１Ａの半導体装置のメモリセルアレイを説明するための斜視図である。
（【００１１】以降は省略されています）

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