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公開番号2024129670
公報種別公開特許公報(A)
公開日2024-09-27
出願番号2023039019
出願日2023-03-13
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H10B 43/27 20230101AFI20240919BHJP()
要約【課題】半導体層上に好適な配線層を形成する。
【解決手段】一の実施形態によれば、半導体装置は、複数の電極層および複数の第1絶縁膜を第1方向に交互に含み、最上層が前記複数の第1絶縁膜のうちの1つである第2絶縁膜である積層膜を備える。前記装置はさらに、前記積層膜の側面に設けられた第3絶縁膜と、前記第3絶縁膜の側面に設けられた電荷蓄積層と、前記電荷蓄積層の側面に設けられた第4絶縁膜と、前記第4絶縁膜の側面に設けられた第1半導体層とを含み、前記積層膜内に設けられた柱状部を備える。前記装置はさらに、前記積層膜および前記柱状部上に設けられ、前記第1半導体層に電気的に接続され、1つ以上の層を含む金属層を備える。前記柱状部の上端は、前記第2絶縁膜の上面と下面との間の高さに設けられている。前記1つ以上の層のうちの最上位の層の下端は、前記第2絶縁膜の上面より低い位置に設けられている。
【選択図】図7
特許請求の範囲【請求項１】
複数の電極層および複数の第１絶縁膜を第１方向に交互に含み、最上層が前記複数の第１絶縁膜のうちの１つである第２絶縁膜である積層膜と、
前記積層膜の側面に設けられた第３絶縁膜と、前記第３絶縁膜の側面に設けられた電荷蓄積層と、前記電荷蓄積層の側面に設けられた第４絶縁膜と、前記第４絶縁膜の側面に設けられた第１半導体層とを含み、前記積層膜内に設けられた柱状部と、
前記積層膜および前記柱状部上に設けられ、前記第１半導体層に電気的に接続され、１つ以上の層を含む金属層とを備え、
前記柱状部の上端は、前記第２絶縁膜の上面と下面との間の高さに設けられており、
前記１つ以上の層のうちの最上位の層の下端は、前記第２絶縁膜の上面より低い位置に設けられている、
半導体装置。
続きを表示（約 670 文字）【請求項２】
前記最上位の層の下端は、前記第２絶縁膜の下面より高い位置に設けられている、請求項１に記載の半導体装置。
【請求項３】
前記最上位の層は、前記金属層を含む配線層内の配線材層である、請求項１に記載の半導体装置。
【請求項４】
前記１つ以上の層はさらに、前記配線材層下に設けられたバリアメタル層を含む、請求項３に記載の半導体装置。
【請求項５】
前記第１半導体層と前記金属層との間に設けられた第２半導体層をさらに備える、請求項１に記載の半導体装置。
【請求項６】
前記柱状部の上面は、前記第１方向に垂直な平面に対し傾斜している、請求項１に記載の半導体装置。
【請求項７】
前記金属層は、ソース線に含まれ、前記複数の電極層のうちの最上位の電極層は、ソース側選択線に含まれる、請求項１に記載の半導体装置。
【請求項８】
前記柱状部はさらに、前記第１半導体層の側面に設けられた第５絶縁膜を含む、請求項１に記載の半導体装置。
【請求項９】
前記第１半導体層の上端は、前記第１半導体層、前記第５絶縁膜、および前記金属層が互いに接する三重点より高い位置に設けられている、請求項８に記載の半導体装置。
【請求項１０】
前記三重点より高い位置における前記第１半導体層の厚さは、前記三重点より低い位置における前記第１半導体層の厚さより薄い、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
３次元半導体メモリのチャネル半導体層上に、ソース層などの配線層を形成する場合、配線層の形状が好適でない形状になる場合がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－００１５９２号公報
特開２０２０－１５５４８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体層上に好適な配線層を形成することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、複数の電極層および複数の第１絶縁膜を第１方向に交互に含み、最上層が前記複数の第１絶縁膜のうちの１つである第２絶縁膜である積層膜を備える。前記装置はさらに、前記積層膜の側面に設けられた第３絶縁膜と、前記第３絶縁膜の側面に設けられた電荷蓄積層と、前記電荷蓄積層の側面に設けられた第４絶縁膜と、前記第４絶縁膜の側面に設けられた第１半導体層とを含み、前記積層膜内に設けられた柱状部を備える。前記装置はさらに、前記積層膜および前記柱状部上に設けられ、前記第１半導体層に電気的に接続され、１つ以上の層を含む金属層を備える。前記柱状部の上端は、前記第２絶縁膜の上面と下面との間の高さに設けられている。前記１つ以上の層のうちの最上位の層の下端は、前記第２絶縁膜の上面より低い位置に設けられている。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体装置の構造を示す断面図である。
第１実施形態の半導体装置の構造を示す拡大断面図である。
第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。
第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。
第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。
第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。
第１実施形態の半導体装置の構造を示す断面図である。
第１実施形態の比較例の半導体装置の構造を示す断面図である。
第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。
第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。
第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。
第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。
第１実施形態の比較例の半導体装置の製造方法を示す断面図(1/4)である。
第１実施形態の比較例の半導体装置の製造方法を示す断面図(2/4)である。
第１実施形態の比較例の半導体装置の製造方法を示す断面図(3/4)である。
第１実施形態の比較例の半導体装置の製造方法を示す断面図(4/4)である。
第１実施形態の半導体装置の構造を示す断面図である。
第１実施形態の変形例の半導体装置の構造を示す断面図である。
第２実施形態の半導体装置の構造を示す断面図である。
第２実施形態の比較例の半導体装置の構造を示す断面図である。
第２実施形態の比較例の半導体装置の製造方法を示す断面図(1/2)である。
第２実施形態の比較例の半導体装置の製造方法を示す断面図(2/2)である。
第２実施形態の比較例の半導体装置の製造方法を示す断面図(1/2)である。
第２実施形態の比較例の半導体装置の製造方法を示す断面図(2/2)である。
第２実施形態の半導体装置の製造方法を示す断面図(1/2)である。
第２実施形態の半導体装置の製造方法を示す断面図(2/2)である。
第２実施形態の半導体装置の製造方法の詳細を示す断面図(1/3)である。
第２実施形態の半導体装置の製造方法の詳細を示す断面図(2/3)である。
第２実施形態の半導体装置の製造方法の詳細を示す断面図(3/3)である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１～図２９において、同一の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【０００９】
本実施形態の半導体装置は、例えば３次元半導体メモリを備える。本実施形態の半導体装置は、後述するように、アレイチップ１を含むアレイウェハと、回路チップ２を含む回路ウェハとを貼り合わせることで製造される。
【００１０】
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１下の層間絶縁膜１２とを備える。層間絶縁膜１２は例えば、ＳｉＯ
２
膜（シリコン酸化膜）とその他の絶縁膜とを含む積層膜である。
（【００１１】以降は省略されています）

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