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公開番号2024127596
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2023036847
出願日2023-03-09
発明の名称半導体装置の製造方法および半導体ウェハ
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H01L 21/02 20060101AFI20240912BHJP(基本的電気素子)
要約【課題】貼り合わされたウェハから基板を適切に剥離することが可能な半導体装置の製造方法および半導体ウェハを提供する。
【解決手段】一の実施形態によれば、半導体装置の製造方法は、第1基板上に、前記第1基板よりも薬液への耐性が低い第1膜を形成することを具備する。前記方法は更に、前記第1膜上に、第1半導体素子を形成することを具備する。前記方法は更に、第2基板上に、第2半導体素子を形成することを具備する。前記方法は更に、前記第2基板を前記第1基板に接合することを具備する。前記方法は更に、前記第1膜を前記薬液により除去して、前記第1半導体素子から前記第1基板を剥離することを具備する。
【選択図】図19
特許請求の範囲【請求項１】
第１基板上に、前記第１基板よりも薬液への耐性が低い第１膜を形成し、
前記第１膜上に、第１半導体素子を形成し、
第２基板上に、第２半導体素子を形成し、
前記第２基板を前記第１基板に接合し、
前記第１膜を前記薬液により除去して、前記第１半導体素子から前記第１基板を剥離する、
ことを具備する半導体装置の製造方法。
続きを表示（約 960 文字）【請求項２】
前記第２基板の前記第１基板への接合は、前記第２半導体素子に設けられた第２パッドが、前記第１半導体素子に設けられた第１パッドに接続されるように行う、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１膜は、窒化物を含有する、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１膜は、シリコン窒化膜とシリコン酸化膜とを交互に含む積層膜である、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１膜は、金属を含有する、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１膜は、ポーラスシリコンを含有する、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第２基板を前記第１基板に接合する前に、
前記第１パッドに接するように前記第１半導体素子上に第２膜を形成し、
前記第２膜上に絶縁膜を形成し、
前記絶縁膜、前記第２膜、および前記第１膜を加工して、前記第１パッドと、前記第１基板の外周縁部上の前記第１膜の側面とを露出させることを更に具備し、
前記第１基板の剥離は、露出された前記第１膜の側面を前記薬液に晒すことを含む、請求項２に記載の半導体装置の製造方法。
【請求項８】
前記第２膜は、前記第１膜よりも前記薬液への耐性が高く、
前記第１半導体素子上への前記第２膜の形成は、前記第２膜が、前記第１半導体素子に設けられた前記第１膜よりも前記薬液への耐性が低い第３膜の側面に接するように行う、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１基板上に前記第１膜を形成する前に、前記第１基板の上面に溝を形成することを更に具備し、
前記第１基板上への前記第１膜の形成は、前記第１膜が前記第１基板の上面および前記溝の内部に形成されるように行う、請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第１基板上への前記第１膜の形成は、前記溝の内部に形成される前記第１膜に空隙部が設けられるように行う、請求項９に記載の半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体ウェハに関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
基板および基板上に設けられた半導体素子をそれぞれ備える複数のウェハを互いに貼り合わせた後に、貼り合わされたウェハから基板を剥離して半導体装置を製造する場合、基板を適切に剥離することが望ましい。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－４４４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
貼り合わされたウェハから基板を適切に剥離することが可能な半導体装置の製造方法および半導体ウェハを提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置の製造方法は、第１基板上に、前記第１基板よりも薬液への耐性が低い第１膜を形成することを具備する。前記方法は更に、前記第１膜上に、第１半導体素子を形成することを具備する。前記方法は更に、第２基板上に、第２半導体素子を形成することを具備する。前記方法は更に、前記第２基板を前記第１基板に接合することを具備する。前記方法は更に、前記第１膜を前記薬液により除去して、前記第１半導体素子から前記第１基板を剥離することを具備する。
【図面の簡単な説明】
【０００６】
第１実施形態による半導体装置の製造方法を用いて製造される半導体装置の一例を示す断面図である。
図１の半導体装置の柱状部を示す拡大断面図である。
第１実施形態による半導体装置の製造方法を示す断面図である。
図３に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
第１実施形態による半導体装置の製造方法の詳細を示す断面図である。
図５に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図６に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図７に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図８に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図９に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図１０に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図１１に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図１２に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図１３に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図１４に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図１５に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図１６に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図１７に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図１８に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図１９に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
図２０に続く、第１実施形態による半導体装置の製造方法を示す断面図である。
第２実施形態による半導体装置の製造方法を示す図である。
第２実施形態による半導体装置の製造方法を示す図である。
図２２に続く、第２実施形態による半導体装置の製造方法を示す断面図である。
図２４に続く、第２実施形態による半導体装置の製造方法を示す斜視図である。
図２５に続く、第２実施形態による半導体装置の製造方法を示す拡大断面図である。
図２６に続く、第２実施形態による半導体装置の製造方法を示す断面図である。
図２７に続く、第２実施形態による半導体装置の製造方法を示す断面図である。
図２８に続く、第２実施形態による半導体装置の製造方法を示す断面図である。
図２９に続く、第２実施形態による半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１から図３０において、同一の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態による半導体装置の製造方法を用いて製造される半導体装置の一例を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。
【０００９】
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１下の層間絶縁膜１３とを備えている。メモリセルアレイ１１は、第１半導体素子の一例である。層間絶縁膜１３は例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。
【００１０】
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備えている。基板１５は、第２基板の一例である。層間絶縁膜１４は例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。
（【００１１】以降は省略されています）

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