特許ウォッチ

公開番号2024157636
公報種別公開特許公報(A)
公開日2024-11-08
出願番号2023072094
出願日2023-04-26
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 29/78 20060101AFI20241031BHJP(基本的電気素子)
要約【課題】オン抵抗の低減を図ること。
【解決手段】半導体装置10は、X軸方向に配列された第1ゲートトレンチ41および第2ゲートトレンチ42と、第1ゲートトレンチ41から第2ゲートトレンチ42に向けてX軸方向に延び、第2ゲートトレンチ42との間に第1ギャップ51を形成する第3ゲートトレンチ43と、第2ゲートトレンチ42から第1ゲートトレンチ41に向けてX軸方向に延び、第1ゲートトレンチ41との間に第2ギャップ52を形成する第4ゲートトレンチ44と、第1～第4ゲートトレンチ41～44によって囲まれたセル領域CAに配置されたフィールドプレートトレンチ14と、第1～第4ゲートトレンチ41～44内に配置されたゲート電極61,62と、フィールドプレートトレンチ14内に配置され、ソース電極に電気的に接続されているフィールドプレート電極65と、を含む。
【選択図】図3
特許請求の範囲【請求項１】
上面を含む半導体層と、
前記半導体層に設けられ、前記上面に垂直な方向から視た平面視において第１方向に配列され、前記第１方向と交差する第２方向に延びる第１ゲートトレンチおよび第２ゲートトレンチと、
前記第１ゲートトレンチから前記第２ゲートトレンチに向けて前記第１方向に延び、前記第２ゲートトレンチとの間に第１ギャップを形成する第３ゲートトレンチと、
前記第３ゲートトレンチから前記第２方向に離隔して配置され、前記第２ゲートトレンチから前記第１ゲートトレンチに向けて前記第１方向に延び、前記第１ゲートトレンチとの間に第２ギャップを形成する第４ゲートトレンチと、
前記第１～第４ゲートトレンチによって囲まれたセル領域に配置されたフィールドプレートトレンチと、
前記第１～第４ゲートトレンチ内に配置されたゲート電極と、
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成されたソース電極と、
前記フィールドプレートトレンチ内に配置され、前記ソース電極に電気的に接続されているフィールドプレート電極と、
を含む、半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記第１方向における前記第１ゲートトレンチ、前記フィールドプレートトレンチ、前記第２ゲートトレンチの配置ピッチは等しい、
請求項１に記載の半導体装置。
【請求項３】
前記第１方向における前記第２ギャップの第２長さは、前記第１方向における前記第１ギャップの第１長さと等しい、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１方向において、前記第３ゲートトレンチと前記第２ゲートトレンチとの間の前記第１ギャップの第１長さは、前記第１ゲートトレンチと前記第２ゲートトレンチとの配置ピッチと前記第１および第２ゲートトレンチのトレンチ幅の差よりも小さい、
請求項３に記載の半導体装置。
【請求項５】
前記第１ギャップの第１長さは、前記第１ゲートトレンチと前記フィールドプレートトレンチとの配置ピッチと前記トレンチ幅との差の２／３よりも大きい、
請求項４に記載の半導体装置。
【請求項６】
前記第２方向において、前記フィールドプレートトレンチと前記第３ゲートトレンチとの間の第３ギャップの第３長さは、前記フィールドプレートトレンチと前記第４ゲートトレンチとの間の第４ギャップの第４長さと等しい、
請求項１に記載の半導体装置。
【請求項７】
前記第３ギャップの第３長さは、前記第１ギャップの第１長さと等しい、
請求項６に記載の半導体装置。
【請求項８】
前記第１方向における前記第１および第２ゲートトレンチのトレンチ幅と、前記第２方向における前記第３および第４ゲートトレンチのトレンチ幅は等しい、
請求項１に記載の半導体装置。
【請求項９】
前記第１方向における前記フィールドプレートトレンチのトレンチ幅は、前記第１方向における前記第１および第２ゲートトレンチのトレンチ幅、前記第２方向における前記第３および第４ゲートトレンチのトレンチ幅と等しい、
請求項１に記載の半導体装置。
【請求項１０】
前記第２方向における前記第３および第４ゲートトレンチの配置ピッチは、前記第１方向における前記第１および第２ゲートトレンチの配置ピッチと等しい、
請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関するものである。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
特許文献１は、トレンチゲート構造を有するＭＩＳＦＥＴを開示している。当該トレンチゲート構造は、ゲートトレンチと、絶縁層と、底側電極と、開口側電極とを含んでいる。特許文献１には、底側電極に基準電圧を印加するとともに、開口側電極にゲート電圧を印加することによって、ＭＩＳＦＥＴの耐圧の低下を抑制しつつスイッチング速度を向上できることが記載されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－０７２１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、スプリットゲート構造の半導体装置において、オン抵抗を低減することが望まれる。
【課題を解決するための手段】
【０００５】
本開示の一態様である半導体装置は、上面を含む半導体層と、前記半導体層に設けられ、前記上面に垂直な方向から視た平面視において第１方向に配列され、前記第１方向と交差する第２方向に延びる第１ゲートトレンチおよび第２ゲートトレンチと、前記第１ゲートトレンチから前記第２ゲートトレンチに向けて前記第１方向に延び、前記第２ゲートトレンチとの間に第１ギャップを形成する第３ゲートトレンチと、前記第３ゲートトレンチから前記第２方向に離隔して配置され、前記第２ゲートトレンチから前記第１ゲートトレンチに向けて前記第１方向に延び、前記第１ゲートトレンチとの間に第２ギャップを形成する第４ゲートトレンチと、前記第１～第４ゲートトレンチによって囲まれたセル領域に配置されたフィールドプレートトレンチと、前記第１～第４ゲートトレンチ内に配置されたゲート電極と、前記半導体層上に形成された絶縁層と、前記絶縁層上に形成されたソース電極と、前記フィールドプレートトレンチ内に配置され、前記ソース電極に電気的に接続されているフィールドプレート電極と、を含む。
【発明の効果】
【０００６】
本開示の一態様である半導体装置によれば、オン抵抗の低減を図ることができる。
【図面の簡単な説明】
【０００７】
図１は、例示的な半導体装置の概略平面図である。
図２は、図１の半導体装置のゲートトレンチおよびフィールドプレートトレンチを説明する概略平面図である。
図３は、図１の半導体装置の一部を拡大して示す概略平面図である。
図４は、図３の４－４線に沿った概略断面図である。
図５は、図３の５－５線に沿った概略断面図である。
図６は、図１の半導体装置の単位セルにおける電流経路数と電流経路断面を説明するための概略平面図である。
図７は、比較例の半導体装置の単位セルにおける電流経路数と電流経路断面を説明するための概略平面図である。
図８は、図７の８－８線に沿った概略断面図である。
図９は、変更例の半導体装置の単位セルを示す概略平面図である。
図１０は、図９の１０－１０線に沿った概略断面図である。
図１１は、図９の１１－１１線に沿った概略断面図である。
図１２は、変更例の半導体装置の一部を示す概略平面図である。
図１３は、変更例の半導体装置の一部を示す概略平面図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【０００９】
本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。また、本明細書における「平行」、「垂直」、「直交」、「一定」は、厳密に平行、垂直、直交、一定の場合のみでなく、本実施形態における作用効果を奏する範囲内で概ね平行、垂直、直交、一定の場合も含まれる。本明細書において「等しい」とは、正確に等しい場合の他、寸法公差等の影響により比較対象同士に多少の相違がある場合も含む。
【００１０】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
（【００１１】以降は省略されています）

関連特許