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公開番号2024158402
公報種別公開特許公報(A)
公開日2024-11-08
出願番号2023073568
出願日2023-04-27
発明の名称半導体装置
出願人富士電機株式会社
代理人個人,個人
主分類H01L 27/06 20060101AFI20241031BHJP(基本的電気素子)
要約【課題】保護素子が接続された端子の電圧が急峻に上昇した際に、保護素子の誤動作を防止することができる半導体装置を提供する。
【解決手段】半導体装置は、第1導電型の半導体基体と、半導体基体の上部に設けられた第2導電型の第1ウェル領域と、第1ウェル領域に設けられ、互いに短絡した担体供給領域及びゲート電極をそれぞれ有する複数段のトランジスタを含む保護素子5と、半導体基体の上面側に設けられたVCCパッド4と、半導体基体の上面側に設けられたAGNDパッド2と、を備え、保護素子5に含まれる最前段のトランジスタの担体受領領域がVCCパッド4に接続され、保護素子5に含まれる最後段のトランジスタの担体供給領域及びゲート電極がAGNDパッド2に第1配線6を介して接続されている。
【選択図】図5
特許請求の範囲【請求項１】
第１導電型の半導体基体と、
前記半導体基体の上部に設けられた第２導電型の第１ウェル領域と、
前記第１ウェル領域に設けられ、互いに短絡した担体供給領域及びゲート電極をそれぞれ有する複数段のトランジスタを含む保護素子と、
前記半導体基体の上面側に設けられた第１パッドと、
前記半導体基体の上面側に設けられた第２パッドと、
を備え、
前記保護素子に含まれる最前段の前記トランジスタの担体受領領域が前記第１パッドに接続され、前記保護素子に含まれる最後段の前記トランジスタの前記担体供給領域及び前記ゲート電極が前記第２パッドに第１配線を介して接続されている、
半導体装置。
続きを表示（約 380 文字）【請求項２】
前記半導体基体の上部に設けられ、前記第２パッドに第２配線を介して接続された第１導電型の基板コンタクト領域を更に備える
請求項１に記載の半導体装置。
【請求項３】
前記第１配線が、前記第２配線と同層で平行に延伸する部分を有する
請求項２に記載の半導体装置。
【請求項４】
前記第１配線が、前記第２配線と異なる層で重なる部分を有する
請求項２に記載の半導体装置。
【請求項５】
前記半導体基体の上面側に設けられ、前記第２パッドに電気的に接続された第３パッドを更に備える
請求項１又は２に記載の半導体装置。
【請求項６】
前記第１パッドが、前記第２パッドよりも前記保護素子の近くに設けられている
請求項１又は２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１は、入力保護素子において、被保護素子の入力側に接続された入力端子と電源ラインの間に、ＰチャンネルＭＯＳ型トランジスタからなる保護素子と、ＮチャンネルＭＯＳ型トランジスタからなる保護素子とを直列接続した構成を開示する。
【先行技術文献】
【特許文献】
【０００３】
特開平１０－３２２６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のスイッチング制御回路は、静電気放電（ＥＳＤ）等のサージや高電圧から内部回路を保護する保護素子を備える。しかし、保護素子が接続された端子に印加される電圧が急峻に上昇すると、保護素子が誤動作し、大電流が流れる可能性がある。
【０００５】
上記問題に鑑み、本開示は、保護素子が接続された端子の電圧が急峻に上昇した際に、保護素子の誤動作を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一態様によれば、第１導電型の半導体基体と、半導体基体の上部に設けられた第２導電型の第１ウェル領域と、第１ウェル領域に設けられ、互いに短絡した担体供給領域及びゲート電極をそれぞれ有する複数段のトランジスタを含む保護素子と、半導体基体の上面側に設けられた第１パッドと、半導体基体の上面側に設けられた第２パッドと、を備え、保護素子に含まれる最前段のトランジスタの担体受領領域が第１パッドに接続され、保護素子に含まれる最後段のトランジスタの担体供給領域及びゲート電極が第２パッドに第１配線を介して接続されている半導体装置であることを要旨とする。
【発明の効果】
【０００７】
本開示によれば、保護素子が接続された端子の電圧が急峻に上昇した際に、保護素子の誤動作を防止することができる半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
第１実施形態に係る半導体装置の回路図である。
第１実施形態に係る保護素子の回路図である。
第１実施形態に係る保護素子の他の回路図である。
第１実施形態に係る駆動用レギュレータの回路図である。
第１実施形態に係る半導体装置の平面図である。
図５の領域Ａを拡大した平面図である。
図６のＡ－Ａ´線で切断した断面図である。
比較例に係る半導体装置の平面図である。
図８のＡ－Ａ´線で切断した断面図である。
図６のＡ－Ａ´線で切断した他の断面図である。
第１実施形態に係る半導体装置及び比較例に係る半導体装置のタイミングチャートである。
第２実施形態に係る半導体装置の平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本開示の第１及び第２実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれる。また、以下に示す第１及び第２実施形態は、本開示の技術的思想を具体化するための装置や方法を例示するものであって、本開示の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１０】
本明細書において、「担体供給領域」とは、電界効果トランジスタ（ＦＥＴ）又は静電誘導トランジスタ（ＳＩＴ）のソース領域、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域等の主電流を構成する多数キャリアを供給する半導体領域を意味する。また、ダイオード、静電誘導（ＳＩ）サイリスタ又はゲートターンオフ（ＧＴＯ）サイリスタにおいてはアノード領域が担体供給領域となる。また、「担体受領領域」とは、ＦＥＴ又はＳＩＴのドレイン領域、ＩＧＢＴのコレクタ領域等の主電流を構成する多数キャリアを受領する半導体領域を意味する。ダイオード、ＳＩサイリスタ又はＧＴＯサイリスタにおいてはカソード領域が担体受領領域として機能する。
（【００１１】以降は省略されています）

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